专利名称：一种用于cmmb激励器中的基于fpga的ldpc编码方法
技术领域：
本发明是针对CMMB标准中的LDPC编码，所用到编码方法同时适用于基于大型稀疏校验矩阵的LDPC编码。
背景技术：
LDPC (Low Density Parity Check Codes,低密度奇偶校验码)编码以其优异纠错性能和低译码复杂度备受关注，在通信及数字广播等领域得到广泛应用。LDPC编码所面临的ー个主要问题就是其较高的编码复杂度和编码时延。如何选取合适的算法，达到资源和效率上的平衡，是硬件实现LDPC编码的主要难点。CMMB标准中对LDPC编码模块的描述输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字。
权利要求
1.一种用于CMMB激励器中的基于FPGA的LDPC编码方法，其特征在于，根据奇偶校验方程H XCt = O公式，结合对奇偶校验矩阵进行LU分解，在FPGA上实现编码，采用流水线结构设计在FPGA实现，主要包括以下步骤 A.令Z= HsSt ,设计矩阵乘法运算电路，计算Z ； B.令Y= UPt，利用前向迭代解方程LY = Z,设计前向迭代运算电路,得到Y，其中Y是M维的列向量； C.设计后向迭代运算电路，解方程UPt= Y，得到校验比特列向量P ; D.对输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字； 其中しじ和匕矩阵是由CMMB标准中的LDPC编码的校验矩阵H分解得到的。
2.根据权利要求I所述的ー种用于CMMB激励器中的基于FPGA的LDPC编码方法，其特征在于=CMMB标准中的LDPC编码的校验矩阵H，采用基于贪心策略的LU分解方法处理，MATLAB编程实现，主要包括以下步骤 先把H矩阵分割成ー个M*M的左方阵p和ー个M*N的右矩阵Hs ,把系统LDPC码的H矩阵分为Hp和Hs两部分，Hp对应校验比特，HS对应信息比特； 对校验矩阵Hp做LU分解得到下三角矩阵L和上三角矩阵U，通过找主元(即主对角位置上的元素)是否为I ;若为1，则把该列该元素下面的所有值赋给L，再把该行该元素后面的所有值赋给U，再把该列主元下面的I都消去；若主元不为1，则在下面的行中找，找到为I的行，然后与该行交换，再重复主元是I的操作；做完一行的操作后，再判断下ー个主元，操作和上面一祥，直到把待分解的矩阵变成ー个上三角矩阵，同时也得到了 L和U。
全文摘要
本发明公开了一种用于CMMB激励器中的基于FPGA的LDPC编码方法。先在MATLAB平台上处理LDPC系统码的校验矩阵H，生成分别对应校验比特列向量P和信息比特列向量S的校验矩阵和，对校验矩阵做LU分解得到下三角矩阵L和上三角矩阵U；在FPGA平台上实现LDPC编码，主要涉及到大型矩阵的存储、矩阵乘法、前向迭代和后向迭代。本发明编码方法采用基于LU分解校验矩阵的编码方式，避免了大矩阵相乘的逻辑运算，及大数据量存储的带来的FPGA内部存储资源需求大的问题，从而简化了逻辑运算操作，节省了存储空间，有利于CMMB系统的LDPC编码的实现。
文档编号H03M13/11GK102739259SQ201210169909
公开日2012年10月17日 申请日期2012年5月28日 优先权日2012年5月28日
发明者何仕杰, 余嘉池, 方壮潮, 曾文彬, 杨建坡, 杨舜君, 洪维娜, 郝禄国 申请人:奥维通信股份有限公司