专利名称：一种译码装置的制作方法
技术领域：
本发明涉及信道纠错编码领域，特别涉及一种译码装置。
背景技术：
Reed-Solomon (RS)码是一类纠错能力很强的纠错码，可以纠正随机错误和突发错误，目前已经被广泛地应用在数字通信和数据存储中。RS码译码分为硬判决和软判决两种译码方式。RS码的代数软判决译码算法能比硬判决译码算法获得更高的编码增益。但是，RS码的软判决译码的复杂度较高，硬件实现较为困难。在代数软判决译码中，在保持与其他代数软判决译码性能相近的前提下，J. Bellorado和A. Kavcic提出了 LCC译码，参见J.Bellorado and A. Kavcic, “A low-complexity method for Chase-type decoding of Reed-Solomon codes，，，in Proc. of IEEE Intl. Symp. on Info. Theory, Seattle, WA, Jul. 2006，pp. 2037-2041。LCC译码相比于其他代数软译码，具有较低的复杂度，更易于硬件实现。LCC译码的实现过程中，首先通过对码字采用重编码、坐标变换和降低计算复杂度，然后对2n个测试向量进行插值算法，采用钱搜索从2n个插值结果中选择一个正确的结果，之后采用钱搜索选择与福尼算法，根据选择出来的多项式对进行纠错，最后用擦除译码完成整个码字的恢复，译码过程结束，参见X. Zhang, J. Zhu and ff. Zhang, “Modifiedlow-complexity Chase soft-decision decoder of Reed-Solomon codes”， SignalProcessing Systems, Vol. 66, No.1,3—13。目前基于LCC算法的RS码译码器硬件实现一般采用流水线架构。译码速度由流水线中的处理速度最慢一级模块决定。由于译码器的各模块是顺序执行的，因此模块间要建立握手信号。为了提高译码速度，各模块内部通常采用并行运算结构，并且使每级模块处理数据所需时钟周期数目相近。但是，由于插值处理时间的不确定性等问题，使得在这种架构中相邻模块之间可能存在等待时间和较大的缓存需求，不利于处理速度和译码效率(译码速度和硬件面积之比)的进一步提高；同时多模块同时工作，亦将产生较大的功耗，不利于广泛应用。发明人在实现本发明的过程中，发现现有技术中至少存在以下缺点和不足插值时间的不确定性严重影响流水线架构LCC RS译码器设计，特别是译码效率。当译码器只采用一个插值器时，如果多项式选择电路没有从插值输出得到正确的插值多项式，那么对于测试向量的插值将一直进行。这时插值器将最多持续完成对2n个测试向量的插值处理，所需时钟周期大大超过其他模块数据处理所需时间，影响译码速度，失去了流水线结构的速度优势；而且多级码字存储还会造成硬件资源增加。当采用多个并行插值器时，将2n个测试向量的插值时间平均分配给多个插值器，可以保证译码的处理速度。然而，采用多个插值器必须搭配相同数目的多项式选择电路，硬件开销过大。在无法提升译码速度的情况下，严重降低译码效率
发明内容
为了提高LCC RS译码器的输出速度，降低硬件资源消耗，提高译码器的译码效率问题，本发明提供了一种译码装置，详见下文描述一种译码装置，所述译码装置采用串行架构，所述译码装置包括重编码与擦除译码单元，用于完成重编码和擦除译码；插值器，用于完成插值计算，得到2n对应测试向量的插值结果，即错误位置多项式与错误估值多项式；多项式选择单元，用于对所述错误位置多项式与所述错误估值多项式进行计算，判断是否是正确的插值结果；
钱搜索与福尼算法单元，用于对码字进行纠错。所述重编码与擦除译码单元包括校正子计算单元、擦除位置多项式计算单元、第一计算单元和第二计算单元，其中，所述校正子计算单元用于擦除译码；所述擦除位置多项式计算单元获取擦除位置多项式0 (X)并存储；所述第一计算单元用于计算表达式或
—;所述第二计算单元用于计算估值多项式5 (X)，重编码结
果eHD、e2HD和擦除向量沪⑴。所述校正子计算单元具体为第一寄存器初始化为0，第二乘法器输出为0，rro(x)硬判决序列依次由高到低输入；第一个时钟周期时，输入rHD (l进入第一乘法器得到rro_0X a (n_'加上所述第二乘法器的输出0，得到rHD (lX a (n_m，被送入所述第一寄存器；第二个时钟周期时，所述第一寄存器输出rm (lX a (n_lh通过所述第二乘法器得到rHD (lX a (n_2)^，此时所述第一乘法器输入rHIU,所述第一乘法器输出rHD—y a ,第一加法器输出为rrojX a (n-1)J+rro_0X a (n_2)j，存入所述第一寄存器饵个时钟周期后，Sj=I^lri) X a
(n-2) X a *2)…+rHD—0，I彡j彡2t ;采用2t个所述校正子计算单元,得到S1, S2, . . . S2tO所述第一计算单元具体为第一个时钟周期时，所述第一寄存器初始化为1，第一多路选择器选择0，则所述第一加法器和所述第一乘法器的输出均为a S储存在所述第一寄存器中；第二个时钟周期，所述第一多路选择器选择a S则所述第一加法器输出
a L a 1，所述第一乘法器输出为(a 4 a 0 X a 1 ;n_k个周期后，得到&若工作在重编码模式下时，将所述第一寄存器储存结果VELvefi(W-Y)通过所述第二乘法器乘以所述第二加法器的输出P2iro」，得到( 当工作在
擦除译码模式下时，将乂;- f)送入求逆器，得到i/vFL—(V-心。所述第二计算单元在所述重编码与擦除译码单元共有n-k个，当所述第二计算单元计算所述多项式8 (x)时，所述第一多路选择器选择0 (X)的系数，第三多路选择器选择第二多路选择器的输出，所述第二多路选择器选择S(X)的系数；第五多路选择器选择第四多路选择器输出，所述第四多路选择器选择前一级单元的所述第一寄存器的输出；经过n-k周期移位后，所述第一寄存器中得到所述估值多项式5 (X)的系数；
当所述第二计算单元计算重编码结果和0-时，所述第一多路选择器选择所述第一寄存器的输出，所述第三多路选择器选择a 1，所述第五多路选择器选择所述第四多路选择器输出，所述第四多路选择器选择所述估值多项式S (x)的系数，每个周期，所述第一寄存器都存入所述第一加法器的输出；n_k周期后，得到Pmi=S (Qi)的值；之后所述第
一寄存器通过所述第二加法器得到，爲i=和V)，存入所述第二
寄存器；
权利要求
1.一种译码装置，其特征在于，所述译码装置采用串行架构，所述译码装置包括 重编码与擦除译码单元，用于完成重编码和擦除译码； 插值器，用于完成插值计算，得到2n对应测试向量的插值结果，即错误位置多项式与错误估值多项式； 多项式选择单元，用于对所述错误位置多项式与所述错误估值多项式进行计算，判断是否是正确的插值结果； 钱搜索与福尼算法单元，用于对码字进行纠错。
2.根据权利要求I所述的一种译码装置，其特征在于，所述重编码与擦除译码单元包括校正子计算单元、擦除位置多项式计算单元、第一计算单元和第二计算单元，其中， 所述校正子计算单元用于擦除译码；所述擦除位置多项式计算单元获取擦除位置多项式O (X)并存储；所述第一计算单元用于计算表达式或 所述第二计算单元用于计算估值多项式5 (X)，重编码结果3 、@2HD和擦除向量例>)。
3.根据权利要求2所述的一种译码装置，其特征在于，所述校正子计算单元具体为第一寄存器初始化为O，第二乘法器输出为O，rro(x)硬判决序列依次由高到低输入；第一个时钟周期时，输入rHD (l进入第一乘法器得到rm (lX a (n_lh_，加上所述第二乘法器的输出O，得到C1X a (n_m，被送入所述第一寄存器；第二个时钟周期时，所述第一寄存器输出rm QX a (n_lh通过所述第二乘法器得到rm (lX a (n_2h_，此时所述第一乘法器输入」，所述第一乘法器输出rHD—y a (n_'第一加法器输出为rHD—y a (n-1)J+rHD 0X a (n_2\存入所述第一寄存器；n 个时钟周期后，Sfrm) X a J("1)+rro_(n-2) X a」(n_2) +rHD—。，I ^ j ^ 2t ;采用2t个所述校正子计算单元,得到S1, S2, . . . S2t。
4.根据权利要求3所述的一种译码装置，其特征在于，所述第一计算单元具体为第一个时钟周期时，所述第一寄存器初始化为1，第一多路选择器选择O，则所述第一加法器和所述第一乘法器的输出均为a S储存在所述第一寄存器中；第二个时钟周期，所述第一多路选择器选择a S则所述第一加法器输出a "-a S所述第一乘法器输出为(a 4 a 0 X a 1 ;n_k个周期后，得到 若工作在重编码模式下时，将所述第一寄存器储存结果-&)通过所述第二乘法器乘以所述第二加法器的输出rHD—J2hd」，得到 ;当工作在擦除译码模式下时，将 送入求逆器，得到
5.根据权利要求4所述的一种译码装置，其特征在于，所述第二计算单元在所述重编码与擦除译码单元共有n-k个， 当所述第二计算单元计算所述多项式S (x)时，所述第一多路选择器选择0 (X)的系数，第三多路选择器选择第二多路选择器的输出，所述第二多路选择器选择S(X)的系数；第五多路选择器选择第四多路选择器输出，所述第四多路选择器选择前一级单元的所述第一寄存器的输出；经过n-k周期移位后，所述第一寄存器中得到所述估值多项式5 (x)的系数； 当所述第二计算单元计算重编码结果3HD和3 _时，所述第一多路选择器选择所述第一寄存器的输出，所述第三多路选择器选择a 1，所述第五多路选择器选择所述第四多路选择器输出，所述第四多路选择器选择所述估值多项式8 (x)的系数，每个周期，所述第一寄存器都存入所述第一加法器的输出；n_k周期后，得到Pmi=S (Qi)的值；之后所述第一寄存器通过所述第二加法器得到，存入所述第二寄存器；当所述第二计算单元计算擦除向量炉(X)时，在计算完5 (Qi)后，所述第一多路选择器选择所述第一寄存器的输出，所述第三多路选择器选择所述第二多路选择器的输出，所述第二多路选择器选择，所述第五多路选择器选择」，最后通过所述第 一乘法器和所述第一加法器得到存在所述第一寄存器中。
全文摘要
本发明公开了一种译码装置，涉及信道纠错编码领域，所述译码装置采用串行架构，所述译码装置包括重编码与擦除译码单元，用于完成重编码和擦除译码；插值器，用于完成插值计算，得到2η对应测试向量的插值结果，即错误位置多项式与错误估值多项式；多项式选择单元，用于对所述错误位置多项式与所述错误估值多项式进行计算，判断是否是正确的插值结果；钱搜索与福尼算法单元，用于对码字进行纠错。本发明在无需模块间缓存的情况下，译码时间可以随着插值器给出正确的插值结果的时间变化自动调整；本发明有助于缩短译码时间；使得大量计算电路与计算结果得到复用，进一步减小了硬件资源需求，提高了译码效率。
文档编号H03M13/15GK102684708SQ20121014389
公开日2012年9月19日 申请日期2012年5月10日 优先权日2012年5月10日
发明者张为, 武士强, 王皓 申请人:天津大学