模数转换器的制作方法

专利名称：模数转换器的制作方法
技术领域：
这里描述的实施例一般涉及模数转换器。
背景技术：
模数转换器(AD转换器)被大致分为三种类型，即，连续近似类型、并行比较类型和Δ Σ类型。其中，并行比较类型也被称为闪烁类型，并且能够使用用于将全刻度的模拟信号分成2"个部分的(2n-l)个比较电压和(2n-l)个比较器，在单次比较中获得数字值。出于这种原因，并行比较类型AD转换器在最高的速度下操作。然而，已知并行比较类型具有电路尺寸较大的问题。原因如下。AD转换器包含三种基本元件，即用于生成比较电压的电阻器梯、比较器组和编码器。根据电阻器梯的精度和
比较器的分辨率来确定AD转换器的转换精度，并且，随着电路面积增加，精度或分辨率提闻。即，在并行比较类型中，在为了提高转换精度而进行的交换中，电路尺寸增加。换句话说，难以以小的电路面积来实现高的分辨率。这里，比较器包含用于检测两个输入之间的电势差的差动对，并且，为了实现高的分辨率，需要抑制形成差动对的输入晶体管的阈值的变化。阈值的精度根据CMOS制造技术的产生而不同，并且，希望使用更高水平的技术。因此，并行比较型AD转换器的分辨率的位数基本上限于半导体微细制造技术的精度范围，并且，电路面积和分辨率为折衷关系。

发明内容
实施例的目的是提供能够在抑制电路尺寸的同时实现高的转换精度的模数转换器。根据实施例，一种模数转换器包括电压生成单元和多个比较器。电压生成单元被配置为通过多个电阻器将从外部施加的基准电压分压以生成多个比较电压。比较器中的每一个被配置为将多个比较电压中的任一个与模拟输入电压相比较，并基于比较电压与模拟输入电压之间的比较结果而输出数字信号。多个比较器中的每一个包含被配置为检测比较电压与模拟输入电压的两个输入之间的电势差的差动对电路。差动对电路包含第一电路部分和第二电路部分。第一电路部分包含具有对其供给一个输入的栅极的第一输入晶体管和与第一输入晶体管串联连接的电阻器。第二电路部分包含具有对其供给另一输入的栅极并与第一输入晶体管形成差动对的第二输入晶体管；和与第二输入晶体管串联连接的可变电阻器。所述可变电阻器包含串联连接的多个可变电阻元件，并且，可变电阻元件中的每一个具有根据控制信号被可变地设定的电阻值。根据上述的模数转换器，能够在抑制电路尺寸的同时实现高的转换精度。


图1是示出并行比较类型的AD转换器的示图2是示出AD转换器的1-O特性的示图；图3是示出根据实施例的AD转换器的示意性配置例的示图；图4是用于描述AD转换器的详细配置的示图；图5是示出差动放大器的配置例的示图；图6是示出第一电路部分和第二电路部分的详细配置例的示图；图7是用于描述调整输入晶体管的1-O特性的方法的示图；图8是示出第二输入晶体管的1-O特性的例子的示图；图9是示出MTJ元件的示例性配置的示图；图10是示出形成多个MTJ元件的例子的示11是示出形成多个MTJ元件的例子的示12是示出形成多个MTJ元件的例子的示13是示出第二电路部分的截面图；图14是用于描述改变MTJ元件的磁化状态的方法的例子的示15是示出可变电阻器的例子的示图；图16是示出控制信号与电阻值之间的对应关系的例子的示图；图17是示出可变电阻器的变更例的示图；图18是根据变更例的第二电路部分的截面图；图19是示出MTJ元件的1-V特性的例子的示图；图20是示出GMR元件的1-V特性的例子的示图；图21是用于描述使用自旋注入磁化反转技术的情况的示图；图22是用于描述特定的MTJ元件的示图；图23是示出MTJ元件的变更例的示图；图24是示出比较器的变更例的示图；以及图25是示出比较器的变更例的示具体实施例方式以下，参照附图详细描述根据实施例的模数转换器(在以下的描述中，称为“ADR换器”)的实施例。实施例的AD转换器是并行比较类型(闪烁类型)的AD转换器。首先，描述图1中的并行比较类型的AD转换器I的原理和分辨率。如图1所示，AD转换器I包含电压生成单元2、多个比较器3和编码器4。电压生成单元2包含被串联连接的多个电阻器R (电阻器梯)。电压生成单元2通过由电阻器梯将外部施加的基准电压VREF分压而生成多个比较电压。由电压生成单元2生成的多个比较电压被输入到相应的比较器3。模拟控制信号(输入电压)被共同输入到比较器3。比较器3中的每一个比较输入的比较电压与模拟输入电压，并且基于比较结果将数字信号输出到编码器4。编码器4输出通过编码从比较器3输出的数字信号而获得的数字值。在图1中部分地示出电阻器R和比较器3的数量，然而，随着电阻器R与比较器3的数量增加，分辨率提高。关于AD转换器的转换精度的提高，本发明对于应用于具有10位或更大的分辨率的AD转换器是特别有效的。然而，为了便于描述，以下作为例子描述具有低位的分辨率的AD转换器。作为输出值(转换后的数字值)从AD转换器I读取从通过均分(在8位的情况，分为256，并且，在10位的情况下，分为1204)基准电压Vkef的范围而获得的值导出的整数值。并且，作为基准电压，可以施加“VKEF”或“ 土VKEF”。当施加“VKEF”时，通过将“VKEF”除以2N(2N代表输出值的位数)获得的值(即，Vkef/2N)对应于图2所示的阶梯状输入/输出(I/O)特性中的一个阶梯的高度(当施加“ 土 VKEF”时，为2Vkef/2N)。在这种情况下，阶梯的数量为“2N-1”。例如，如图2所示，在3位的情况下，模拟输入电压被分成8 (=23)份，并且，阶梯的数量为7。包含零电压的电压的电平作为数字值被输出。当使用最小电压单位作为LSB(最低有效位)时，只有LSB具有1/2LSB的范围。LSB原本指的是二进制数的最低有效数字。另一方面，二进制数的最高有效数字被称为MSB。AD转换器I将模拟输入电压与通过由电阻器梯将基准电压Vkef分压获得的分压电压中的每一个相比较，以由此获得温度计代码作为比较器的输出，并且通过编码器4将温度计代码转换成二进制代码，并且输出二进制代码(数字输出)。AD转换器I的精度根据由各比较器3执行的电压比较的精度被确定。例如，在8 位的情况下，从对其施加“ 土Vkef = ±0. 5V”的电阻器梯输出的比较电压之间的间隔是4mV的小值。阶梯状电压误差的最大值需要被抑制到2mV (1/2LSB)或更小。在使用CMOS技术的情况下，一般通过使用多晶硅在Si基板的场(诸如LOCOS或STI的SiO2的绝缘部分)上制造电阻器梯。为了增加处理精度，可在接近电阻器梯的位置上形成伪电阻器。并且，电阻器的焦耳热会影响微分非线性误差(DNL)或积分非线性误差(INL)。为了避免从基板生成的热的影响，如果不在Si基板的FEOL (线的前端)层上而在层间绝缘膜上的BEOL (线的后端)层上形成可变电阻器，那么不存在问题。当存在DNL的影响时，图2的阶梯状线(代表I/O特性的线)水平偏移。DNL的影响的积分导致所有部分以阶梯形式波动的被称为INL的形式。一般地，AD转换器I需要被制造以实现高的分辨率并将DNL和INL的影响抑制到1/2LSB或更小。并且，基准电压Vkef的精度或可靠性对于AD转换器的值的可靠性具有大的影响。因此,在实施例中,假定例如使用一般被用作CMOS电路中的基准电压的带隙基准电压，并且，对于基准电压Vkef，确保误差为I位或更小的高精度。如上所述，根据由比较器执行的电压比较的精度来确定并行比较型AD转换器的性能。因此，为了实现高的分辨率，增加由比较器执行的电压比较的精度是重要的。这里，在并行比较型AD转换器中，当分辨率被设为η位时，需要(2η_1)个比较器。例如，在8位的情况下，从施加“ 土Vkef = ±0. 5V”的电阻器梯输出的电压之间的间隔是4mV的小值。阶梯状电压误差的最大值需要被抑制到2mV (1/2LSB)或更小。这里，如果阈值的变化不被抑制到2mV以内，那么难以适当地确定信号。然而，在被设计为具有小的面积的差动CMOS比较器中，由MOS元件的阈值的变化或gm的变化导致的偏移电压是成问题的。例如，在具有IOnm厚的栅绝缘膜的MOS元件中，为了控制5mV的变化，需要栅极长度(L)和宽度(W)的产品(LXW)，即256 μ m2 (=16Χ16μπι2)。阈值变化与LXW的平方根成反比，并且可由下式(I)表达δ (AVth) =A/ V (LXff)(I)在式(I)中，δ ( AVth)代表阈值变化。根据式(1)，为了将偏移电压抑制在2mV以内，需要(LXW)为1600 μ m2 (= 40X40 μ m2)的大的面积。8位AD转换器需要255个比较器，因此，比较器占据(lmmXO. 4mm)的大的面积。关于这一点，实施例旨在提供具有小的电路尺寸和闻的转换精度的AD转换器。因而，具有根据控制信号被可变地设定的电阻值的可变电阻器与作为包含在AD转换器中的比较器的差动对的两个输入晶体管中的一个相组合。因此，即使在制造AD转换器之后，也可调整作为差动对的两个输入晶体管的1-O特性。以下将进行特定的描述。图3是示出根据实施例的AD转换器100的示意性配置例子的框图。如图3所示，AD转换器100包含电压生成单元10、比较器组20、编码器30和重写电路40。这里，描述AD转换器100包含重写电路40的例子，然而，AD转换器100不限于该配置。例如，AD转换器100可以不包含重写电路40。在这种情况下，AD转换器100的封装芯片可包含与电压生成单元10、比较器组20、编码器30和重写电路40连接的端子。这样，即使在AD转换器100被制造之后，也允许AD转换器通过端子与重写电路40连接，由此可以灵活地执行后面描述·的电阻调整。图4是用于描述AD转换器100的详细配置的示图。在图4中，重写电路40没有被示出。如图4所示，电压生成单元10包含串联连接在一起的多个电阻器R。电压生成单元10通过多个电阻器R将外部施加的基准电压Vkef分压，并因此产生多个比较电压。图3所示的比较器组20包含多个比较器21。由电压生成单元10产生的多个比较电压被输入到相应的比较器21。模拟控制信号(输入电压)被共同输入到比较器21。比较器21中的每一个将输入的比较电压与模拟输入电压相比较，并且基于比较电压与模拟输入电压之间的比较的结果向编码器30输出数字信号。编码器30输出通过将从比较器21输出的数字信号编码而获得的数字值。驱动电压Vdd被供给到比较器21和编码器30。下面，描述调整比较器21的特性的方法的原理。比较器21中的每一个包含图5所示的差动放大器22。如图5所示，差动放大器22被配置在供给驱动电压Vdd的电力线200和供给接地电势GND的接地线210之间。差动放大器22包含电流镜部分23、差动对电路部分24和恒流源25。电流镜部分23包含两个晶体管26a和26b，并且，流过两个晶体管26a和26b的电流被设为具有相同的电流值。在实施例中，晶体管26a和26b中的每一个是P沟道型场效应晶体管(P型M0SFET)。晶体管26a和26b的栅极相互连接。晶体管26a和26b的源极与供给驱动电压Vdd的电力线200连接。恒流源25是用于实现用于导致恒定的电流连续地流动的功能的元件，并包含晶体管27。在实施例中，晶体管27是N沟道型场效应晶体管(N型M0SFET)。晶体管27的源极与供给接地电势GND的接地线210连接。晶体管27的栅极接收从外部供给的偏压电势Veiasο通过改变来自外部的偏压电势VBias，可以可变地设定恒定电流的值。差动对电路部分24是用于实现用于检测比较电压和模拟输入电压的两个输入之间的电势差的功能的元件，并被配置于电流镜部分23与恒流源25之间。如图5所示，差动对电路部分24包含第一电路部分50和第二电路部分60 ο第一电路部分50包含第一输入晶体管51和电阻器R,ef。在实施例中，第一输入晶体管51是N沟道型的晶体管(N型MOSFET )。一个输入Vin+被供给到第一输入晶体管51的栅极。这里，作为例子，模拟输入电压被供给到第一输入晶体管51的栅极。然而，配置不限于此。例如，比较电压可被供给到第一输入晶体管51的栅极。第一输入晶体管51的源极与电阻器RMf连接。电阻器RMf是固定电阻器。另外，第一输入晶体管51的漏极与包含于电流镜部分23中的一个晶体管26a的漏极连接。第二电路部分60包含第二输入晶体管61和可变电阻器Rv。在实施例中，第二输入晶体管61是N沟道型晶体管(N型M0SFET)。另一输入Vin_被供给到第二输入晶体管61的栅极。这里，作为例子，比较电压被供给到第二输入晶体管61的栅极。然而，配置不限于此。例如，模拟输入电压可被供给到第二输入晶体管61的栅极。第二输入晶体管61的源极与可变电阻器Rv连接。可变电阻器Rv包含分别具有根据控制信号被可变地设定的电阻值的多个可变电阻元件。将在后面描述细节。并且，第二输入晶体管61的漏极通过输出差动放大器22的输出Vout的节点Nd与包含于电流镜部分23中的另一晶体管26b的漏极连接。包含于差动放大器22中的各晶体管的沟道类型不限于图5的例子，而可任意地改变。图6是示出第一电路部分50和第二电路部分60的详细的配置的例子的示图。如图6所示，第一电路部分50的电阻器Rief包含串联连接的固定电阻器Ro和固定电阻器r。第二电路部分60的可变电阻器Rv包含串联连接的多个可变电阻元件Rj，并且，可变电阻元件Rj中的每一个具有根据控制信号被可变地设定的电阻值。在图6的例子中，可变电阻器Rv被配置，使得固定电阻器Ro和多个可变电阻元件Rj被串联连接。在实施例中，通过可变地设定可变电阻元件Rj中的每一个的电阻值，可将可变电阻器Rv的整个电阻值设为期望值。例如，假定如图7所示的那样在第一输入晶体管51与第二输入晶体管61之间出现沟道长度L和沟道宽度W的约3%的差值。图7示出第一输入晶体管51的L/W为130nm/300nm并且第二输入晶体管61的L/W为134nm/309nm的例子。在这种情况下,第一输入晶体管51的1-O特性(栅极电势Vg与流过漏极与源极之间的漏极电流Id之间的关系)由图7的实线部分Al代表。为了增加由比较器21执行的电压比较的精度，匹配形成差动对的第一输入晶体管51与第二输入晶体管61的1-O特性是重要的。在理论上，希望第二输入晶体管61的1-O特性为图7的虚线部分BI。然而，在本例子中，由于如上面描述的那样出现了约3%的制造误差，因此，第一输入晶体管51和第二输入晶体管61的1-O特性并不相互匹配。关于这一点，在本实施例中，可变电阻器Rv的电阻值被可变地设定，使得第一输入晶体管51的1-O特性能够与第二输入晶体管61的1-O特性匹配。在图8中，可变电阻器Rv的与被串联连接的多个可变电阻元件Rj相对应的部分被称为可变电阻器部分RJ。如图8所示，第二输入晶体管61的1-O特性与可变电阻器部分RJ的电阻值相对应地改变。例如，当可变电阻器部分RJ的电阻值被从Rlmt设为Rhigh ORlmt)时，与相同的栅极电势Vg相对应的漏极电流Id的值减小。这是当源极/漏极电压随着可变电阻器Rv的电阻值增加而减小的效果与栅极电势看起来减小的效果组合时产生的可变特性。相反，当可变电阻器部分RJ的电阻值被从Rhigh设为Rltw时，与相同的栅极电势Vg相对应的漏极电流Id的值增加。可通过如上面描述的那样可变地设定可变电阻器部分RJ的电阻值来改变第二输入晶体管61的1-O特性。
重新参照图7，继续描述。例如，假定第二输入晶体管61的1-O特性是交替长短虚线Cl的情况。在这种情况下，通过设定多个可变电阻元件Rj中的每一个的电阻值，使得可变电阻器Rv的电阻值能够减小，第二输入晶体管61的1-O特性Cl可接近1-O特性BI。并且，例如，假定第二输入晶体管61的1-O特性为图7的交替长短虚线Dl的情况。在这种情况下，通过设定多个可变电阻元件Rj中的每一个的电阻值，使得可变电阻器Rv的电阻值能够增加，第二输入晶体管61的1-O特性Dl可接近1-O特性BI。如上所述，通过可变地设定多个可变电阻元件Rj中的每一个的电阻值，使得第一输入晶体管51的1-O特性能够与第二输入晶体管61的1-O特性匹配，能够增加由比较器21执行的电压比较的精度。下面，描述包含在可变电阻器Rv中的可变电阻元件Rj。例如，在实施例中，可变电阻元件Rj包含磁阻元件。通过成膜处理和微制造处理来制造磁阻元件。具有相同薄膜类型的磁阻元件在薄片电阻率上几乎相同。这里，作为磁阻元件的例子描述磁隧道结(以下，称为“MTJ”)元件。以下，可变电阻元件Rj被称为“MTJ元件Rj”。如图9所示，MTJ元件Rj具有磁膜11、隧道绝缘膜12和磁膜13的三层结构。例 如，可以使用CoFeB作为磁膜11,可以使用MgO作为隧道绝缘膜12,并且,可以使用CoFeB作为磁膜13。在图9的例子中，下侧的磁膜11是磁化方向可变的磁化自由层。作为反铁磁材料的IrMn被沉积在磁膜13的上侧以形成磁化方向不可变的磁化固定层。当磁化自由层(磁膜11)的磁化方向与磁化固定层(磁膜13)的磁化方向相同时(在磁化平行的情况下)，如图9所示，MTJ元件Rj的电阻变为低电阻值。然而，当磁化自由层的磁化方向与磁化固定层的磁化方向相反时(在磁化反平行的情况下)，如图9所示，MTJ元件Rj的电阻变为高电阻值。如上所述，根据MTJ元件Rj的磁化状态，MTJ元件Rj的电阻值变为两种类型的电阻值中的任一个(高电阻值和低电阻值)。磁化平行时的电阻值(低电阻值)与磁化反平行时的电阻值(高电阻值)的比被称为磁电阻比(以下被称为“MR比”)，并由下式(2)限定MR比=(高电阻值-低电阻值)/(低电阻值) (2)例如，当电阻值随着从磁化平行到磁化反平行的变化而改变两倍(S卩，高电阻值为低电阻值的两倍)时，MR比变为100% (“I”)。例如，当电阻值改变十倍时，MR比变为900%(“9”)。在MTJ元件的情况下，可以很容易地制造在室温下具有100%的MR比的元件。磁膜11、隧道绝缘膜12和磁膜13中的每一个的膜厚被设定以获得期望的MR比。例如，当CoFeB (磁膜11和13)的膜厚被设为约3nm并且MgO (隧道绝缘膜12)的膜厚被设为约Inm时，获得约10 Ω μ m2的薄片电阻RA和约100%的MR比。这些值根据成膜条件和随后的加热处理而改变，因此，制造商需要事先设定条件。然而，MTJ具有一次获得的RA或MR比的再现性非常高的特征。如图9所示，MTJ的电阻根据外部磁场而改变，并且，在磁化平行的情况下以及在磁化反平行的情况下，电阻值很显然具有二值状态。磁膜的材料不限于CoFeB，并且可包括含Fe或Co等的合金。为了获得期望的MR比，可以使用诸如Heusler合金的高度自旋极化的材料或氧化物磁性材料。隧道绝缘膜不限于MgO，并且，只要获得期望的MR比，就可以使用诸如AlOx的隧道绝缘膜。用于磁化固定的反铁磁性膜的类型不限于IrMn，并且，自由层和固定层可上下反转。可以使用在已知的MRAM或HDD读取头等中形成的MTJ的配置。在以以上方式决定各膜的膜厚并执行膜形成之后，执行用于确定区域尺寸的微制造过程，使得形成串联连接的MTJ元件Rj。在图10的例子中，形成具有不同尺寸A1、A2和A3的三种类型的MTJ元件Rj。通过单个膜形成来沉积MTJ元件Rj中的每一个。图11是示出从上面观察的处理之后的膜的示图。在本例子中，A2的面积是Al的面积的两倍，A3的面积是Al的面积的四倍。当Al的面积是I时，A2的面积是2,并且,A3的面积是4。作为替代方案，如图12所示，可通过以al为单位面积，使用al的数量来限定面积。例如，a2是2al，并且，a3是4al。在这种情况下，MTJ元件Rj不必相互接近到极限，并且可被配置成保持不相互给予处理的影响的距离。以这种方式，可以抑制处理变化的影响或MTJ元件Rj的边缘部分的处理损坏。在形成MTJ元件Rj之前和之后，通过互连形成过程来串联连接MTJ元件Rj。具体而言，如图13所示，MTJ元件Rj通过互连导线IR被串联连接。以这种方式，形成具有不同面积并被串联连接的MTJ元件Rj。图13是在可变电阻器Rv中包括三个MTJ元件(可变电阻元件)Rj时第二电路部分60 (参见图6)的截面图。如图13所示，在由硅制成的半导体基板62上形成第二输入晶体管61。并且，在在半导体基板62中形成的用于分离元件的场氧化物膜63上方形成多晶Si，使得在两者之间插入绝缘层64。多晶Si与图6的固定电阻器Ro相对应。如图13所示，第二输入晶体管61的源极电极S (与图6的S相对应)通过互连层IR与MTJ元件Rj或多晶Si连接。并且，在图13的例子中，串联连接的多个MTJ元件Rj形成为在半导体基板62的形成多晶Si的区域上重叠。在图13的例子中，通过图案化同一层来形成构成MTJ元件Rj中的每一个的各膜(磁性膜和隧道绝缘膜)。例如，与两个MTJ元件Rj关联地，通过图案化同一层来形成一个MTJ元件Rj的磁性膜和另一MTJ元件Rj的磁性膜，并且，通过图案化同一层来形成一个MTJ元件Rj的隧道绝缘膜和另一 MTJ元件Rj的隧道绝缘膜。然而，该配置不限于此。例如，构成MTJ元件Rj中的每一个的各膜(磁性膜和隧道绝缘膜)可以是不同的层。即，多个MTJ元件Rj可在高度方向上被依次堆叠(可具有垂直堆叠的结构)。下面，描述调整可变电阻器Rv的电阻值的方法。图3所示的重写电路40根据外部信号可变地设定各比较器21的可变电阻器Rv的电阻值。在本实施例中，当向包含在可变电阻器Rv中的MTJ元件Rj施加由于流过相应信号线的电流生成的磁场时，MTJ元件Rj的磁化状态改变(电阻值改变)。重写电路40通过根据外部信号来控制流过信号线的电流，可变地设定MTJ元件Rj的电阻值。以下进行更具体的描述。这里，描述各可变电阻器Rv包含被串联连接的七个MTJ元件Rj的例子。参照图14，关于一个可变电阻器Rv进行描述。图14示出一个可变电阻器Rv，然而，其余可变电阻器Rv具有相同配置。在图14的例子中，与在行方向上延伸的字线101和平行地在列方向上延伸的多个位线102的交点相对应地形成包含在一个可变电阻器Rv中的七个MTJ元件Rj。重写电路40通过根据外部信号来控制流过字线101和位线102的电流(控制电流的方向或值)，改变各MTJ元件Rj的磁化状态。在本例子中，当向MTJ元件Rj施加由于流过字线101和位线102的电流而生成的磁场(从字线101和位线102向外泄漏的磁场)时，MTJ元件Rj的磁化状态改变。并且，用于向MTJ元件Rj施加磁场的信号线的配置不限于图14的例子。例如，可以与一个位线102和平行地在行方向上延伸的多个字线101的交点中的每一个对应地形成七个MTJ元件Rj中的每一个。换句话说,各MTJ元件Rj被配置在与讨论的MTJ元件Rj相对应的字线101和位线102附近就足以，并且，当向讨论中的MTJ元件Rj施加由于流过与MTJ元件Rj相对应的字线101和位线102的电流而生成的磁场时，可以可变地控制讨论中的MTJ元件Rj的磁化状态。在图14的例子中，事先从外部向各MTJ元件Rj施加用于复位的磁场，因此，各MTJ元件Rj被设定(复位)到磁化平行状态。对于由输入外部信号(在后面描述)指定“磁化反平行”的MTJ元件Rj，重写电路40执行控制，使得预定电流流向与MTJ元件Rj相对应的字线101和位线102中的每一个。例如，在图14中，当“磁化反平行”被指定为从右面第三个MTJ元件Rj [3]的磁化状态时，重写电路40执行控制，使得如图14所示，预定电流流向字线101和从右面第三列的位线102[3]中的每一个。此时，向MTJ元件Rj [3]施加由于流过字线101和第三列的位线102的电流而生成的磁场(合成磁场)，因此，MTJ元件Rj [3]的磁化状态从磁化平行变为磁化反平行。上述的实施例是例子，并且，可以使用任意方法来将MTJ元件Rj的磁化状态改变为磁化平行状态或磁化反平行状态。例如，重写电路40可在不从外部施加用于复位的磁场的情况下，通过单独地控制流过字线101和位线102的电流而将各MTJ元件Rj的磁化状态复位(单独地复位)到磁化平行状态。输入到重写电路40的外部信号包含以一对一的方式与多个比较器21相对应的多个控制信号。控制信号中的每一个由以一对一的方式与包含在相应比较器21的可变电阻器Rv中的多个MTJ元件Rj相对应的多个位代表。MTJ元件Rj中的每一个根据与相应MTJ元件Rj相对应的位被设为两种类型的电阻值(高电阻值和低电阻值)中的任一个。现在，描述图15所示的一个可变电阻器Rv包含串联连接的三个MTJ元件RjI Rj3的例子。在图15的例子中，假定MTJ元件Rjl的尺寸(膜的面积值)为A1、MTJ元件Rj2的尺寸为A2并且MTJ元件Rj3的尺寸为A3。由于电阻值与面积值成反比，因此，当MTJ元件Rjl和Rj2处于相同的磁化状态时，MTJ元件Rjl的电阻值为MTJ元件Rj2的电阻值的两倍。并且，MTJ元件Rjl的电阻值为MTJ元件Rj3的电阻值的四倍。与图15所示的可变电阻器Rv相对应的控制信号由3个位代表，并且，从最低有效位的第三位(最高有效位)与具有最大电阻值的MTJ元件Rjl相对应。并且，从最低有效位的第二位与具有次最大电阻值的MTJ元件Rj2相对应。并且，从最低有效位的第一位与具有最小电阻值的MTJ元件Rj3相对应。根据与图15的可变电阻器Rv相对应的3个位的控制信号，重写电路40可变地设定可变电阻器Rv的电阻值。在图15的例子中，当与MTJ元件Rj相对应的位为“I”时，由于“磁化反平行”被指定为MTJ元件Rj的磁化状态，因此，重写电路40控制流过字线101和位线102的电流，使得MTJ元件Rj的磁化状态改变为磁化反平行。结果，MTJ元件Rj的电阻值被设为高电阻值。当与MTJ元件Rj相对应的位为“I”时，由于“磁化平行”被指定为MTJ元件Rj的磁化状态，因此，重写电路40控制流过字线101和位线102的电流，使得MTJ元件Rj的磁化状态改变为磁化平行。结果，MTJ元件Rj的电阻值被设为低电阻值。然而，实施例不限于本例子。例如，当与MTJ元件Rj相对应的位为“ I”时，“磁化平行”可被指定为MTJ元件Rj的磁化状态，而当与MTJ元件Rj相对应的位为“O”时，“磁化反平行”可被指定为MTJ元件Rj的磁化状态。换句话说，如果各MTJ元件Rj根据与MTJ元件Rj相对应的位而被设为两种类型的电阻值(高电阻值和低电阻值)中的任一个，就不存在问题。在图15的可变电阻器Rv中串联连接多个MTJ元件Rj的部分(可变电阻器部分RJ)的电阻值由下式(3)代表电阻值=RpXΣ (1+MR 比 Xaj) X2n(3)在式(3)中，Rp代表磁化平行的情况下的薄片电阻。并且，aj代表与从最低有效位的第i位(在本例子中，O ( j ( 3)相对应的MTJ元件Rj的磁化状态。aj在磁化平行的情况下被设为“0”，但在磁化反平行的情况下被设为“I”。N (在本例子中，O彡N彡2)代表位的位置(权重)。例如，假定Rp为每单位面积I Ω、MR比为100%并且与图15的可变电阻器Rv相对应的控制信号为“101”。在这种情况下，重写电路40控制流过字线101和位线102的电流，使得MTJ元件Rjl的磁化状态变成“磁化反平行”，使得MTJ 元件Rj2的磁化状态变成“磁化平行”，并且使得MTJ元件Rj3的磁化状态变成“磁化反平行”。在图15的可变电阻器Rv中串联连接多个MTJ元件Rj的部分的电阻值变为12 Ω (= IX {(1+100%X1)X22+(1+100%X0) X21+(1+100%X1) X 20})。如上所述，根据3个位的控制信号可变地设定图15的可变电阻器Rv中串联连接多个MTJ元件Rj的部分的电阻值。图16是示出3个位的控制信号与在可变电阻器Rv中串联连接多个MTJ元件Rj的部分的电阻值之间的对应关系的示图。在本例子中，通过调整3个位的控制信号，可以以逐步方式来调整在可变电阻器Rv中串联连接多个MTJ元件Rj的部分的电阻值。这里，描述了在可变电阻器Rv中包含三个MTJ元件(可变电阻元件)Rj的例子。然而，包含在可变电阻器Rv中的MTJ元件Rj的数量不限于此，而是可根据希望制造的AD转换器100的分辨率而被确定。例如，假定为了实现1.1KΩ作为可变电阻器Rv的电阻值而将1ΚΩ的多晶硅(固定电阻器Ro)与总电阻值被设为I Ω的多个可变电阻元件Rj组合的情况。在这种情况下，即使在制造之后发现多晶硅具有1%的处理变化并且可变电阻器Rv具有999 Ω的电阻值，通过设定控制信号，使得多个MTJ元件Rj的电阻值可从I Ω变为2 Ω，也可将可变电阻器Rv的总电阻值设为1.1kQ。如上所述，在实施例中，作为包含在AD转换器100中的比较器21的差动对的两个输入晶体管(第一输入晶体管51和第二输入晶体管61)中的一个(第二输入晶体管61)与具有根据控制信号而被可变地设定的电阻值的可变电阻器Rv组合。通过即使在AD转换器100的制造之后也调整控制信号，能够可变地设定可变电阻器Rv的电阻值，使得两个输入晶体管的1-O特性能够相互匹配。因此，能够提高通过比较器21的电压分压精度，而不将沟道长度L和沟道宽度W设为大值以便抑制两个输入晶体管的1-O特性的变化。因此，能够在抑制电路尺寸的增加的同时，提高AD转换器100的转换精度。并且，在实施例中，形成包含在可变电阻器Rv中的多个MTJ元件Rj的膜的面积值不同(电阻值不同)。因此，与将形成包含在可变电阻器Rv中的多个MTJ元件Rj的膜设为具有相同面积值的情况相比，存在能够以更加逐步的方式来调整可变电阻器Rv的电阻值的优点。下面描述变更例。可以任意地组合以下描述的变更例。(I)第一变更例
在上述实施例中，各可变电阻器Rv包含固定电阻器Ro和串联连接的多个可变电阻元件Rj，然而，本发明不限于此。例如，如图17所示，可变电阻器Rv可以不包含固定电阻器Ro。换句话说，即使可变电阻器Rv包含串联连接的多个可变电阻元件Rj并且可变电阻元件Rj中的每一个具有根据控制信号而可变地设定的电阻值，也不存在问题。图18是可变电阻器Rv包含三个串联连接的MTJ元件(可变电阻元件)Rj而不包含固定电阻器Ro时第二电路部分60的截面图。与图13不同，不在半导体基板62上方形成多晶Si (固定电阻器Ro)。多个MTJ元件Rj被配置为在半导体基板62的形成第二输入晶体管61的区域上方重叠。第二输入晶体管61的源极电极S通过互连层IR与MTJ元件Rj连接。(2)第二变更例在上述的实施例中，描述了可变电阻元件Rj是MTJ元件的例子，然而本发明不限于此。例如，可变电阻元件Rj可以是GMR (giantmagneto resistance,巨磁致电阻)元件。GMR元件与MTJ元件的不同之处在于，使用非磁膜而非隧道绝缘膜。换句话说，GMR元件具有磁膜、非磁膜和磁膜的三层结构。例如，可以使用Co作为磁膜，可以使用Cu作为非磁膜。磁膜的材料不限于Co，而可以使用由包含Fe或Co的一般的合金或诸如Heusler合金或氧化物磁性材料的高自旋极化材料制成的磁膜。非磁膜的材料不限于Cu，并且，例如，可以使用Ag或Cr等。即，可以使用在常规的HDD读取头等中形成的GMR元件的配置。同时，由于隧道电流流动，MTJ元件具有图19所示的非线性1-V特性。另一方面，GMR元件具有图20所示的线性1-V特性。在上述的实施例中，由于两个或更多个MTJ元件被串联连接，因此，向一个MTJ元件施加的分压电压减小，并因此减轻了非线性。然而，例如，当模拟输入信号具有高频率并且1-V特性的非线性因此变得有问题时，期望使用GMR元件而非MTJ元件。结果，获得图20的线性1-V特性。并且，由于MJT元件利用隧道电阻，因此，其电阻值的绝对值以指数的方式取决于隧道绝缘膜的厚度。另一方面，各层由金属膜形成的GMR元件能够很容易地获得低电阻。然而，由于GMR元件的MR比小于MTJ元件，因此，需要通过使用诸如Heusler合金的具有高自旋极化比的磁性薄膜来增加MR比。换句话说，被用作可变电阻元件Rj的磁阻元件的类型是任意的。使用如MTJ元件或GMR元件的电阻值根据磁化状态而改变为两个值中的任一个的磁阻元件，能够实现用于可变地控制可变电阻器Rv的电阻值的数字控制。(3)第三变更例可变地控制MTJ元件(磁阻元件)的磁化状态的方法是任意的。例如，可以使用通过控制供给到MTJ元件的电流的大小或方向来改变MTJ元件的磁化状态的自旋注入磁化反转技术。当使用自旋注入磁化反转技术时，如图21所示的那样设置用于有选择地向MTJ元件供给电流的选择晶体管Ts。在图21的例子中，示出包含在一个可变电阻器Rv中的多个可变电阻元件Rj，然而，没有示出固定电阻器Ro。另一可变电阻器Rv具有相同的配置。重写电路40根据与图21的可变电阻器Rv相对应的控制信号来控制选择晶体管Ts中的每一个的开/关。并且，MTJ元件Rj的磁化状态(电阻值)根据通过被切换到开状态的选择晶体管Ts供给的电流而改变。以下进行更具体的描述。下面，关于图22所示的特定MTJ元件Rjx进行描述。如图22所示，在施加第一电势Vl的第一电力线111与施加第二电势V2的第二电力线112之间，串联连接第一选择晶体管Tsl、特定MTJ元件Rjx和第二选择晶体管Ts2。第一选择晶体管Tsl被配置在第一电力线111与MTJ元件Rjx之间。第一选择晶体管Tsl的栅极与相应于MTJ元件Rjx的字线101连接。第二选择晶体管Ts2被配置在第二电力线112与MTJ元件Rjx之间。第二选择晶体管Ts2的栅极与相应于MTJ元件Rjx的位线102连接。换句话说，选择晶体管Ts是用于执行是否从电力线(111和112)向MTJ元件Rjx供给电流的切换的手段。重写电路40 (未示出)通过控制向MTJ元件Rjx的电流供给来改变MTJ元件Rjx的磁化状态。例如，假定从第一电力线111流向第二电力线112的预定大小的电流被供给到MTJ元件Rjx。在这种情况下，重写电路40首先选择与MTJ元件Rjx相对应的字线101和位线102。结果，第一选择晶体管Tsl和第二选择晶体管Ts2转变到开状态，因此，形成通过MTJ元件Rjx从第一电力线111到第二电力线112的电流路径。重写电路40然后设定第一电势Vl和第二电势V2的值，使得预定大小的电流可从第一电力线111流向第二电力线112 (在这种情况下，V1>V2)。结果，从第一电力线111流向第二电力线112的预定大小的电流被供给到MTJ元件Rjx，因此，MTJ元件Rjx的磁化状态根据所述电流而改变。并且，例如，假定从第二电力线112流向第一电力线111的预定大小的电流被供给到MTJ元件Rjx。在这种情况下，重写电路40首先选择与MTJ元件Rjx相对应的字线101和位线102。重写电路40然后设定第一电势Vl和第二电势V2的值，使得预定大小的电流可从第二电力线112流向第一电力线111(在这种情况下，V2>V1)。结果，从第二电力线112流向第一电力线111的预定大小的电流被供给到MTJ元件Rjx,因此，MTJ元件Rjx的磁化状态根据所述电流而改变。例如，当根据与图21的可变电阻器Rv相对应的控制信号将“磁化反平行”指定为MTJ元件Rjx的磁化状态时，重写电路40控制第一选择晶体管Tsl和第二选择晶体管Ts2的开/关并且控制第一电力线111和第二电力线112的电势，使得MTJ元件Rjx的磁化状态改变为“磁化反平行”。并且，例如，当根据控制信号将“磁化平行”指定为MTJ元件Rjx的磁化状态时，重写电路40控制第一选择晶体管Tsl和第二选择晶体管Ts2的开/关并控制第一电力线111和第二电力线112的电势，使得MTJ元件Rjx的磁化状态改变为“磁化平行”。这里，作为例子描述了特定MTJ元件Rjx，然而，本实施例类似地适用于另一 MTJ元件Rj。图21和图22的配置是例子，并且，字线101或位线102的连接方法不限于此。换句话说，如果使用通过有选择地向MTJ元件Rj供给电流来可变地设定MTJ元件Rj的磁化状态的配置，就不存在问题。(4)第四变更例可在MTJ元件中包括任意磁膜。例如，可使用具有垂直磁化的薄膜作为图23所示的磁膜。在这种情况下，可以使用Co或Fe含Pt或Pd的垂直膜作为磁膜，以及可以使用含Gd或Tb等的垂直膜作为磁膜。作为可变地控制磁化状态的方法，可以使用如图23所示的通过改变流过配置在MTJ元件附近的写入线的电流的大小或方向来改变MTJ元件的磁化状态的方法。即，通过向MTJ元件施加由于流过写入线的电流而生成的磁场(从写入互连泄漏到外部的磁场)，能够改变MTJ元件的磁化状态。该配置不限于此，并且，例如，可通过上述的自旋注入磁化反转技术来改变MTJ元件的磁化状态。(5)第五变更例在上述的实施例中，形成包含在可变电阻器Rv中的多个单独的MTJ元件Rj的膜的面积值不同(电阻值不同)。然而，本发明不限于此，并且，形成包含在可变电阻器Rv中的多个单独的MTJ元件Rj的膜可被设为具有相同的面积值。然而，当如上述的实施例那样使用形成包含在可变电阻器Rv中的多个单独的MTJ元件Rj的膜的面积值不同的配置时，与形成多个单独的MTJ元件Rj的膜被设为具有相同的面积值的配置相比，能够以更逐步的方式调整可变电阻器Rv的电阻值。(6)第六变更例在上述实施例中，可变电阻器Rv与第二输入晶体管61的源极侧连接(参见图6)，然而，本发明不限于此。例如，可变电阻器Rv可与第二输入晶体管61的漏极侧连接。在该配置中，第二输入晶体管61的1-O特性与可变电阻器Rv的电阻值相对应地改变。例如，当可变电阻器Rv的电阻值从Rl被设为R2 ORl)时，与相同栅极电势Vg相对应的漏极电流Id的值减小。这是由源极/漏极电压随着与漏极侧连接的可变电阻器Rv的电阻值的增加而减小所产生的可变特性。然而，与可变电阻器Rv与第二输入晶体管61的源极侧连接的情况相比，1-O特性的变化程度(调整宽度)较小。(7)第七变更例如果每个比较器21将输入的比较电压与模拟输入电压相比较并然后基于比较结果来输出数字信号，就不存在问题，并且，比较器21的配置可被任意地改变。例如，比较器21可被配置成使得作为前级的图5的差动放大器22如图24所示那样与作为后级的用于增加增益和驱动能力的输出电路70相组合。如图24所示，输出电路70包含串联连接在电力线200和接地线210之间的晶体管71和晶体管72。晶体管72用作电流源。在图24的例子中，晶体管72是N沟道场效应晶体管(N型M0SFET)。从外侧向晶体管72的栅极供给偏压电势VBias。晶体管71的一个电极与晶体管72的漏极连接。晶体管71是N沟道场效应晶体管(N型M0SFET)。晶体管71的栅极与节点Nd连接。晶体管71的源极与电力线200连接，晶体管71的漏极与晶体管72的漏极连接。在图24的例子中，差动放大器22的输出被放大并然后由晶体管71输出。作为替代方案，例如，如图25所示，比较器21可被配置成使得作为前级的完全差动比较器80与作为后级的差动比较器90相组合。如图25所示，比较器80包含差动对电路部分81，并且，比较器90包含差动对电路部分91。比较器80的差动对电路部分81与以上的实施例的不同之处在于，第一输入晶体管82和第二输入晶体管83中的每一个是P沟道型场效应晶体管(P型M0SFET)。在本例子中，两个输入晶体管是P沟道型，然而，与上述的实施例类似，电阻Rrefl与第一输入晶体管82的源极侧连接，并且，可变电阻器Rvl与第二输入晶体管83的源极侧连接。可变电阻器Rvl的配置与上述的可变电阻器Rv相同。比较器90的差动对电路部分91具有与上述的实施例相同的配置。(8)第八变更例关于使用作为磁阻元件的MTJ元件作为包含在可变电阻器Rv中的可变电阻元件Rj的例子的例子描述了以上的实施例，然而，本发明不限于此，并且，用作可变电阻元件Rj的元件的类型是任意的。换句话说，如果多个可变电阻器Rv中的每一个包含串联连接的多个可变电阻元件Rj，并且，可变电阻元件中的每一个具有根据控制信号被可变地设定的电阻值，就不存在问题。并且，如果与可变电阻器Rv相对应的控制信号由以一对一的方式与包含在可变电阻器Rv中的多个可变电阻元件Rj相对应的多个位代表并且每个可变电阻元件Rj根据与该可变电阻元件Rj相对应的位被设为两种类型的电阻值中的任一个，就不存在问题。根据上述的至少一个实施例的模数转换器，模数转换器包含电压生成单元和多个比较器。电压生成单元被配置为通过多个电阻器将基准电压分压以生成多个比较电压。多个比较器中的每一个被配置为将多个比较电压中的任一个与模拟输入电压相比较并基于比较结果而输出数字信号。多个比较器中的每一个包含被配置为检测两个输入之间的电势差的差动对电路。差动对电路包含第一电路部分和第二电路部分。第一电路部分包含具有被供给一个输入的栅极的第一输入晶体管和与第一输入晶体管串联连接的电阻器。第二电路部分包含具有被供给另一个输入的栅极并与第一输入晶体管形成差动对的第二输入晶体管；和与第二输入晶体管串联连接的可变电阻器。可变电阻器包含串联连接的多个可变电阻元件，并且，可变电阻元件中的每一个具有根据控制信号被可变地设定的电阻值。因此，可以在抑制电路尺寸的同时实现高的转换精度。虽然描述了某些实施例，然而，这些实施例仅作为例子被给出，并且，不是要限制本发明的范围。事实上，这里描述的新颖性的实施例可体现为各种其它的形式；并且，在不背离本发明的精神的情况下，可以提出这里描述的实施例的形式的各种省略、替代和变化。伴随的权利要求和它们的等同要覆盖落入本发明的范围和精神内的这些形式或修改。相关申请的交叉引用本申请基于在2011年9月22日提交的日本专利申请No. 2011-208034并要求其作为优先权，在此通过引用并入其全部内容。
权利要求
1.一种模数转换器,包括 电压生成单元，被配置为通过多个电阻器将从外部施加的基准电压分压以生成多个比较电压；和 多个比较器，每个比较器被配置为将多个比较电压中的任一个与模拟输入电压相比较并基于比较电压与模拟输入电压之间的比较结果而输出数字信号， 其中，所述多个比较器中的每一个包含被配置为检测两个输入比较电压和模拟输入电压之间的电势差的差动对电路， 所述差动对电路包含第一电路部分和第二电路部分， 第一电路部分包含 栅极被供给一个输入的第一输入晶体管；和 与第一输入晶体管串联连接的电阻器， 第二电路部分包含 栅极被供给另一个输入并与第一输入晶体管形成差动对的第 二输入晶体管；和 与第二输入晶体管串联连接的可变电阻器，以及 所述可变电阻器包含串联连接的多个可变电阻元件，并且，所述多个可变电阻元件中的每一个具有根据控制信号被可变地设定的电阻值。
2.根据权利要求1的模数转换器，其中，所述多个可变电阻元件中的每一个的电阻值被设定，使得第一输入晶体管的1-ο特性与第二输入晶体管的1-O特性相匹配。
3.根据权利要求1的模数转换器，其中， 所述控制信号由以一对一的方式与所述多个可变电阻元件相对应的多个位代表，以及所述多个可变电阻元件中的每一个根据与相应可变电阻元件相对应的位被设为两种类型的电阻值中的任一个。
4.根据权利要求3的模数转换器，其中，所述多个可变电阻元件包含膜，每个膜具有不同的值。
5.根据权利要求3的模数转换器，其中，所述可变电阻元件是磁阻元件。
6.根据权利要求5的模数转换器，其中，所述磁阻元件是磁隧道结元件。
7.根据权利要求5的模数转换器，其中，所述磁阻元件是GMR元件。
8.根据权利要求5的模数转换器，进一步包括被配置为根据所述控制信号来可变地设定磁阻元件的电阻值的重写电路， 其中，当向磁阻元件施加由流过相应信号线的电流生成的磁场时，磁阻元件的磁化状态改变，使得磁阻元件的电阻值改变，以及 所述重写电路根据所述控制信号来控制流过所述信号线的电流。
9.根据权利要求5的模数转换器，进一步包括 重写电路，被配置为根据所述控制信号可变地设定所述磁阻元件的电阻值；和 选择晶体管，被配置为执行是否从电力线向所述磁阻元件供给电流的切换， 其中，所述磁阻元件的磁化状态随着通过被切换到开状态的选择晶体管供给的电流而改变，使得所述磁阻元件的电阻值改变，以及 所述重写电路根据所述控制信号来控制所述选择晶体管的开/关。
全文摘要
一种模数转换器，包括电压生成单元和多个比较器。电压生成单元通过多个电阻器将从外部施加的基准电压分压以生成多个比较电压。比较器将比较电压与模拟输入电压相比较并基于比较结果而输出数字信号。每个比较器包含检测比较电压和模拟输入电压之间的电势差的差动对电路。差动对电路包含第一电路部分和第二电路部分。第一电路部分包含栅极被供给一个输入的第一输入晶体管和与第一输入晶体管串联连接的电阻器。第二电路部分包含栅极被供给另一个输入并与第一输入晶体管形成差动对的第二输入晶体管；和与第二输入晶体管串联连接的可变电阻器。可变电阻器包含串联连接的多个可变电阻元件，每个可变电阻元件具有根据控制信号被可变地设定的电阻值。
文档编号H03M1/12GK103023501SQ20121022423
公开日2013年4月3日 申请日期2012年6月29日 优先权日2011年9月22日
发明者丸亀孝生, 棚本哲史, 木下敦宽, 井口智明, 铃木正道, 齐藤好昭 申请人:株式会社东芝