专利名称：一种自检测数字自动增益控制电路的制作方法
技术领域：
本实用新型涉及ー种自动增益控制(automatic gain control,简称AGC)方法及电路，特别涉及ー种自检测数字自动增益控制方法及电路。
背景技术：
自动增益控制(AGC)电路是无线通信系统中不可或缺的功能単元，其作用是将输入信号的幅度调节到后级电路的适应范围内。如图I所示，数字AGC电路通常与可变增益放大器(variable gain amplifier,简称 VGA)电路、一位模数变换器(Analog-to-DigitalConverter，简称ADC)电路组成环路系统。数字AGC电路的功能是计算AGC输入信号(也就 是ADC输出信号，简称MAG或MAG信号)的幅度，并且与事先设定的幅度窗ロ相比较，从而输出反馈信号给VGA。传统的数字AGC电路实现方式往往是通过数倍于MAG信号的时钟信号(简称CLK)来采样(如CLK频率是MAG频率的4倍左右)，从而在一段时间内(如512个时钟周期)得到MAG信号处于高电平的时钟周期数M，那么近似计算出MAG信号的幅度为M/512，所以容易看出数字AGC电路受制于CLK频率；另一个缺陷是传统的实现方式达到信号稳定时间较长。
实用新型内容本实用新型的目的是实现快速计算AGC输入信号的幅度，并且通过数字AGC电路实现增益控制，从而快速达到反馈并且使VGA最終稳定于期望值的效果，以克服背景技术中现有技术的不足。为了实现本实用新型的发明目的，通过采用如下技术方案来实现ー种自检测数字自动增益控制方法，包括以下步骤第一歩，将AGC输入信号通过延迟単元电路和脉冲生成电路生成脉冲CLK_1、CLK_2、…CLK_N，通过这些脉冲去触发相对应的寄存器Re_l、Re_2、…Re_N来采样AGC输入信号；如果输入的模拟信号幅度小于參考电平，AGC输入信号一直为低电平，即没有脉冲生成，那么相对应的触发器的输出为0 ;第二步，通过对AGC输入信号的逐级延迟，获得相对应的脉冲信号，延迟由延迟单元电路的结构决定；第三步，用主时钟控制增益的计算过程，来生成控制电路，向VGA电路反馈AGC输
出信号。特别地，所述的延迟单元以及脉冲生成単元主要是由数字门构成，并且需要满足关系n * d彡Ratio * T,其中n为延迟单元和脉冲生成单元的个数，d为延迟单元的传输延迟，T为AGC输入信号的周期，Ratio为高电平脉宽占信号周期的百分比，其中0< Ratio ^ I0特别地，数字AGC电路中设置了窗ロ，其中窗ロ设置有窗ロ高值和窗ロ低值，当N值大于窗ロ高值时，数字AGC电路反馈减小AGC输出信号，使VGA输出逐步减小；.N值小于窗ロ低值时，数字AGC电路反馈增大AGC输出信号，使VGA输出逐步增大值介于两者之间时，数字AGC电路反馈保持AGC输出信号，使VGA输出信号保持稳定。ー种自检测数字自动增益控制电路，包括延迟单元电路、脉冲生成电路、寄存器电路、控制电路，其中寄存器电路由寄存器一、组合逻辑单元、寄存器ニ组成，寄存器ー的Q端和寄存器ニ的D端通过组合逻辑单元连接，寄存器ニ的Q端连接到控制电路；AGC输入信号一路连接寄存器ー的D端；AGC输入信号另一路通过延迟単元电路和脉冲生成电路生成脉冲，通过这些脉冲去触发相对应的寄存器ー来采样AGC输入信号，通过组合逻辑单元传输给寄存器ニ，同时主时钟信号触发寄存器ニ，所得寄存器ニ的信号传输给控制电路，再由控制电路输出AGC输出信号。特别地，所述延迟単元电路由N个延迟单元组成，所述脉冲生成电路由N个脉冲生成单元组成、所述寄存器电路由N组寄存器一、组合逻辑单元、寄存器ニ组成，AGC输入信号通过延迟单元电路和脉冲生成电路生成脉冲CLK_1、CLK_2、…CLK_N，通过这些脉冲去触发相对应的寄存器ー Rel_l、Rel_2、…Rel_N来采样AGC输入信号，通过组合逻辑单元传输给对应的寄存器ニ Re2_l、Re2_2、-Re2_N,同时主时钟信号触发寄存器ニ Re2_l、Re2_2、…Re2_N，所得寄存器ニ的信号传输给控制电路。特别地，所述延迟単元电路由时钟反相器串联构成。本实用新型的有益效果在于第一、能够快速计算出AGC输入信号的幅度，并且快速反馈给VGA电路。以IOM(时钟周期为100ns)的AGC输入信号和40M(时钟周期为25ns)的AGC输入信号的采样时钟来说明，传统的实现方法计算一次AGC输入信号的幅度值需要12. Sus (以512个时钟周期为一个采样周期)，但是用本实用新型电路，50ns (即0. 05us)就能计算出AGC输入信号的幅度值，也就是说最终达到AGC输入信号稳定所需要的时间只有Ius或者几us，而这在传统方法中连一次信号幅度都没有计算出来。第二、对时钟信号频率的依赖性大大降低，本实用新型电路表明只要时钟频率不大于模拟信号频率的2倍都可以；第三、通过本本实用新型电路也可以较准确的计算出AGC输入信号的幅度值，甚至占空比；第四、可以根据信号频率修改相应的延迟电路，具有较强的灵活性；第五、可以对某种频率范围内的信号值采用一种延迟，具有一定的通用性，比如IOM以下信号都采用Ins的延迟。
图I是现有技术及本实用新型基于的环路系统结构示意图；图2是本实用新型涉及的数字自动增益控制电路结构示意图；图3是本实用新型涉及的数字自动增益控制电路中脉冲采样ADC输出信号的波形示意图。其中，图I至图3的符号说明如下UVGA电路，2、ADC电路，3、数字AGC电路，31、组合逻辑单元，32、控制电路；41、相邻两个脉冲之间的延迟；MAG、AGC输入信号，AGC_0UT[4:0]、AGC输出信号，Main_CLK、主时钟信号，R_High、窗ロ高值，R_Low、窗ロ低值，DL、延迟单元，PL、脉冲生成単元，Rel、寄存器一，Re2、寄存器ニ，CLK_、脉冲，CLK、时钟信号，M、时钟周期数，AS、模拟信号，Ref、參考电平。
具体实施方式
如图I、图2、图3所示，分别为本实用新型基于的环路系统结构示意图、涉及的数字自动增益控制电路结构示意图、涉及的数字自动增益控制电路中脉冲采样ADC输出信号的波形示意图。如图I所示，首先模拟信号AS通过VGA电路I，由ADC电路2转换成数字信号AGC输入信号MAG，再通过数字AGC电路3计算出AGC输入信号MAG的幅度，并且最终反馈给VGA电路I来调节幅度。ー种自检测数字自动增益控制方法，包括以下步骤 第一歩，将AGC输入信号MAG通过延迟単元电路和脉冲生成电路生成脉冲CLK_1、CLK_2、…CLK_N，通过这些脉冲去触发相对应的寄存器Re_l、Re_2、…Re_N来采样AGC输入信号MAG ;如果输入的模拟信号AS幅度小于參考电平Ref,AGC输入信号MAG —直为低电平，即没有脉冲生成，那么相对应的触发器的输出为0 ;也就是在这种情况下，数字AGC电路3反馈给VGA电路I的值类似于AGC输入信号MAG幅度很小的情形。第二步，通过对AGC输入信号MAG的逐级延迟，获得相对应的脉冲信号，延迟由延迟单元电路的结构决定；第三步，用主时钟信号Main_CLK控制增益的计算过程，来生成控制电路32，向VGA电路I反馈AGC输出信号AGC_0UT[4:0]。通过跨时钟域的设计方法，用主时钟信号Main_CLK控制增益的计算过程，这样AGC输入信号MAG对时钟频率的依赖性比较小，在本实用新型中，时钟频率和MAG频率ー样或者小于MAG频率都可以正常工作；如果时钟频率高于MAG频率，则可以利用常用手段对时钟进行分频。所述的延迟单元DL以及脉冲生成単元PL主要是由数字门构成，并且需要满足关系n * d彡Ratio * T,其中n为延迟単元DL和脉冲生成単元PL的个数，d为延迟単元DL的传输延迟，T为AGC输入信号MG的周期，Ratio为高电平脉宽占信号周期的百分比，其中 0 < Ratio く I。例如输入的模拟信号AS频率为10M，那么AGC输入信号MAG的频率为20M，其周期为T=50ns,延迟单元DL的传输延迟时间d=lns,假定Ratio=O. 6,那么n= 30 (50*0.6/1),也就是说需要30个DL和PL ;同时说明在ー个MAG周期检测到高电平的脉宽在0至30ns，如果高电平脉宽超过30ns，可以认为该信号的幅度非常大。按照上面的方法，如果第N-I个脉冲检测到AGC输入信号MAG为高电平，如果第N个脉冲检测到AGC输入信号MAG为低电平，那么可以推算ー个MAG周期(50ns)高电平脉宽为N-I ns，也就是说控制电路32的输入值为N-I。数字AGC电路3中的控制电路32中设置了窗ロ，其中窗ロ设置有窗ロ高值R_High和窗ロ低值R_Low，当控制电路的输入值N大于窗ロ高值R_High时，数字AGC电路3反馈减小信号，也就是AGC输出信号AGC_0UT[4:0]的值在减小，从而使VGA输出逐步减小值小于窗ロ低值R_Low时，数字AGC电路3反馈增大信号，也就是AGC输出信号AGC_0UT[4:0]的值在増大，从而使VGA输出逐步增大；当N值介于两者之间时，数字AGC电路3反馈保持信号，即AGC输出信号AGC_0UT[4:0]值保持不变，最終使VGA输出信号保持稳定。ー种自检测数字自动增益控制电路，包括延迟单元电路、脉冲生成电路、寄存器电路、控制电路32，其中寄存器电路由寄存器ー Re I、组合逻辑单元31、寄存器ニ Re2组成，寄存器ー Rel的Q端和寄存器ニ Re2的D端通过组合逻辑单元31连接，寄存器ニ Re2的Q端连接到控制电路32 ；AGC输入信号MAG —路连接寄存器ー Rel的D端；AGC输入信号MAG另一路通过延迟单元电路和脉冲生成电路生成脉冲CLK_，通过这些脉冲CLK_去触发相对应的寄存器一 Rel来米样AGC输入信号MAG,通过组合逻辑单兀31传输给寄存器ニ Re2,同时主时钟信号Main_CLK触发寄存器ニ Re2，所得寄存器ニ Re2的信号传输给控制电路32，再由控制电路32输出AGC输出信号AGC_0UT [4:0]。所述延迟単元电路由N个延迟単元DL组成，所述脉冲生成电路由N个脉冲生成单元PL组成、所述寄存器电路由N组寄存器一 Re I、组合逻辑单元31、寄存器ニ Re2组成，AGC输入信号MAG通过延迟单元电路和脉冲生成电路生成脉冲CLK_1、CLK_2、…CLK_N，通过这些脉冲CLK_1、CLK_2、…CLK_N去触发相对应的寄存器ー Rel_l、Rel_2、-Rel_N 来采样AGC输入信号MAG，通过组合逻辑单元31传输给对应的寄存器ニ Re2_l、Re2_2、…Re2_N，同时主时钟信号Main_CLK触发寄存器ニ Re2_l、Re2_2、…Re2_N，所得寄存器ニ的信号传输给控制电路32。所述延迟単元电路由时钟反相器串联构成。因为这些时钟反相器对PVT (Process、Voltage、Temperature,即エ艺、电压、温度)影响不太敏感，transition时间(即跳变时间)比较平衡，并且它们的驱动能力较强，通常数字电路中它们都用于时钟树综合。上面的延迟单元电路是基于数字AGC电路3工作于典型条件(Typical)的情况下，如果由于外界的PVT变化导致数字AGC电路3工作于最差条件(worst case)的情况下，那么电路的延迟会有一些增大，但是对于中低频信号影响不会太大。例如IOM的模拟信号AS，MAG的周期为50ns，我们选择的窗ロ为10 20，也就是说如果数字AGC电路3工作于Typical的情况下延迟电路为Ins吋，AGC输入信号MAG高电平维持稳定的时间应该在20% 40%(时间为10 20ns) ,worst case情况下是I. 5ns, AGC输入信号MAG高电平维持稳定的时间应该在30% 60%(时间为20 30ns)。另外，从电路实现的角度来说，通过以上的准备工作，利用数字集成电路的典型设计流程，从前端verilog代码的综合至后端版图布局布线的周期非常短，很容易实现，因为该电路的规模比较小，主流EDA工具很容易达到设计要求。
权利要求1.ー种自检测数字自动增益控制电路，其特征在于包括延迟单元电路、脉冲生成电路、寄存器电路、控制电路(32)，其中寄存器电路由寄存器ー(Rel)、组合逻辑单元(31)、寄存器ニ( Re2 )组成，寄存器ー(Re I)的Q端和寄存器ニ( Re2 )的D端通过组合逻辑单元(31)连接，寄存器ニ(Re2)的Q端连接到控制电路(32) ;AGC输入信号(MAG) —路连接寄存器一(Rel)的D端；AGC输入信号(MAG)另一路通过延迟単元电路和脉冲生成电路生成脉冲(CLK_)，通过这些脉冲(CLK_)去触发相对应的寄存器ー(Rel)来采样AGC输入信号(MAG)，通过组合逻辑单元(31)传输给寄存器ニ(Re2)，同时主时钟信号(Main_CLK)触发寄存器ニ(Re2)，所得寄存器ニ(Re2)的信号传输给控制电路(32)，再由控制电路(32)输出AGC输出信号(AGC_OUT [4:0])。
2.如权利要求2所述的自检测数字自动增益控制电路，其特征在于所述延迟单元电路由N个延迟単元(DL)组成，所述脉冲生成电路由N个脉冲生成単元(PL)组成、所述寄存器电路由N组寄存器一(Rel)、组合逻辑单元(31)、寄存器ニ(Re2)组成，AGC输入信号(MAG)通过延迟单元电路和脉冲生成电路生成脉冲CLK_1、CLK_2、…CLK_N，通过这些脉冲CLK_1、CLK_2、…CLK_N去触发相对应的寄存器ー Rel_l、Rel_2、"WelN来采样AGC输入信号(MAG)，通过组合逻辑单元(31)传输给对应的寄存器ニ Re2_l、Re2_2、-Re2_N，同时主时钟信号(Main_CLK)触发寄存器ニ Re2_l、Re2_2、…Re2_N，所得寄存器ニ的信号传输给控制电路(32 )。
3.如权利要求I或2所述的自检测数字自动增益控制电路，其特征在于所述延迟单元电路由时钟反相器串联构成。
专利摘要本实用新型公开了一种自检测数字自动增益控制方法及电路，方法包括将AGC输入信号通过延迟单元电路和脉冲生成电路生成脉冲，通过这些脉冲去触发相对应的寄存器来采样AGC输入信号；通过对AGC输入信号的逐级延迟，获得相对应的脉冲信号；用主时钟控制增益的计算过程，来生成控制电路，向VGA电路反馈AGC输出信号。电路包括延迟单元电路、脉冲生成电路、寄存器电路、控制电路，其中寄存器电路由寄存器一、组合逻辑单元、寄存器二组成，AGC输入信号通过延迟单元电路和脉冲生成电路生成脉冲进行触发和采样。其优点在于能够快速计算出AGC输入信号的幅度，并且快速反馈给VGA电路；对时钟信号频率的依赖性大大降低等。
文档编号H03G3/20GK202663363SQ20122034539
公开日2013年1月9日 申请日期2012年7月17日 优先权日2012年7月17日
发明者叶静, 马杰, 尹莉 申请人:中科芯集成电路股份有限公司