用于操作并联dmos开关的方法和电路的制作方法

用于操作并联dmos开关的方法和电路的制作方法
【专利摘要】一种用于操作并联的DMOS开关的方法和对应的电路，所述并联的DMOS开关包括彼此串联连接且与彼此串联连接的一对N型DMOS器件并联连接的一对P型DMOS器件。所述方法和电路包括：通过将利用DMOS器件对的至少一个源极电压产生的栅极信号应用于DMOS器件对来接通所述开关。通过设定栅极信号等于DMOS器件对的相应的源极电压来关断开关。
【专利说明】用于操作并联DMOS开关的方法和电路
[0001]相关申请的交叉引用
[0002]本申请要求在35U.S.C.§ 119(e)下享有美国临时专利申请N0.61/613，269和美国临时专利申请N0.61/613，260的利益，这两个申请都递交于2012年3月20日，其全文的内容通过引用合并于此。

【背景技术】
[0003]DMOS器件具有所允许的最大栅极-源极电压(Vgs)比所允许的漏极-源极电压Vds明显小的局限性。典型地，DMOS器件具有近似5.5V的最大允许Vgs，但是最大允许电压会根据所使用的制造工艺而变化。这意味着，开关的栅极电压必须以源极电压为基准(图3和图4中的midp&midn)。源极电压经由DMOS器件的固有二极管来跟踪施加于DMOS器件的漏极的外部电压。为了导通PDMOS器件，栅极电压必须为比midp低的最小值Vtp以及比midp低的最大值5.5V。为了导通NDMOS器件,栅极电压必须为比midn高的最小值Vtn以及比midn高的最大值5.5V。这使得对于导通和关断Dmos器件的新颖驱动方案有需求。
[0004]对于开关的另一重要规定是信号以尽可能小的失真经过开关(开关平滑度/线性度)，并且在经过开关的同时应当丢失尽可能少的电流(最小泄漏)。


【发明内容】

[0005]本发明的示例性实施方案涉及用于操作DMOS开关的方法和对应的电路，该DMOS开关是利用彼此串联连接的一对PDMOS器件和/或彼此串联连接的一对NDMOS器件构成的。在一个实施方案中，开关包括彼此串联连接且与彼此串联连接的一对NDMOS器件并联连接的一对PDMOS器件。以此方式构造的开关在本文称为“并联DMOS开关”。
[0006]本发明的示例性实施方案涉及用于产生驱动(接通)DM0S开关的栅极输入电压的方法以及对应的电路。在一个实施方案中，利用单放大器电路来产生栅极输入电压。在另一实施方案中，利用双放大器电路来产生栅极输入电压。
[0007]在一个实施方案中，用于并联DMOS开关中的两个DMOS器件对的栅极信号是从单个DMOS器件对的源极电压(midp或midn)获得的。在使用midp作为源极电压的实施方案中，midp通过单位增益缓冲器。当开关接通时，midp = midn。根据midp的该缓冲变化形式，产生等于midp+5V和midp-5V的电压偏差。然后，将这些电压偏差应用于DMOS器件栅极，通过跟踪外部施加的电压的Vgs来接通PDMOS和NDMOS器件对。这允许实现轨到轨DMOS开关。因为使用缓冲器，所以使得泄漏最小化。其还具有如下额外的益处:恒定的Vgs施加到DMOS器件，得到优良的开关平滑性/线性度。
[0008]在涉及到并联DMOS开关的另一实施方案中，栅极信号由midp和midn两者产生且形成分别与midp和midn相关联的DMOS器件对的相应栅极输入。
[0009]本发明的示例性实施方案涉及用于关断DMOS开关的方法和对应的电路。在一个实施方案中，通过将开关中的DMOS器件对的各栅极与反映DMOS器件对的相应源极电压的信号联接来关断所述开关，得到OV的Vgs。
[0010]在Vdd-Vtn之上，NDMOS器件对关断，仅PDMOS器件对导通，以使Ron增加。在Vss+Vtp之下，PDMOS器件对关断，仅NDMOS器件对导通，得到较高的Ron。当在供电轨附近Ron增大时，平滑性/线性度规格下降。
[0011]为了关断并联DMOS开关，PDMOS器件对的栅极与midp联接，且NDMOS器件对的栅极与midn联接,得到OV的Vgs。

【专利附图】

【附图说明】
[0012]图1示出了根据本发明的放大器电路的示例性实施方案。
[0013]图2示出了根据本发明的用于接通和关断并联Dmos开关的一组传输门电路的示例性实施方案。
[0014]图3示出了根据本发明的并联DMOS开关的示例性实施方案。
[0015]图4示出了根据本发明的并联DMOS开关10的示例性实施方案。
[0016]图5A不出了根据本发明的双放大器电路的不例性实施方案的第一部分50。
[0017]图5B示出了图5A中的实施例的双放大器电路的第二部分55。

【具体实施方式】
[0018]本发明涉及用于操作DMOS开关的方法和对应的电路，所述DMOS开关包括并联DMOS开关。图1示出了放大器电路30的示例性实施方案。放大器电路30是配置为提供单位增益的电压跟随电路，即，放大器作为电压缓冲器而工作。
[0019]放大器30可以包括一组与正供电轨(LHI)连接的P型MOS晶体管mpO、mp22和mp24。晶体管mp0、mp22和mp24可以是5V PMOS器件，并且为放大器电路30提供正电流源。
[0020]放大器30可以包括一组与负电压轨(VSS)连接的N型MOS晶体管mn29, mnO, mn2, mn30, mn59, mn25 和 mn66。晶体管 mn29, mnO, mn2, mn30, mn59, mn25 和 mn66可以是5V NMOS器件并且为放大器电路30提供负电流源。
[0021]放大器30可以包括一组N型级联器件mnl, mn3, mn32, mn31, mn26and mn33,它们是与5V NMOS器件中的相应一个串联连接以保护NMOS器件免于高压破坏的NDMOS器件。
[0022]放大器30可以包括一组P型级联器件mp23和mpl9，其为与5V PMOS器件中的相应一个串联连接的PDMOS器件以保护PMOS器件免于高压破坏。
[0023]放大器电路30的输入为开关中的DMOS器件的源电压。在图1所示的实施方案中，从PDMOS器件获得源电压(例如，图3和图4中的midp)。NDMOS器件mn36、mn37、mn38形成放大器30的输入对。具体地，mn36与mn34以及共享栅极输入midbufp串联连接,而mn37和mn38与共享栅极输入midp串联连接。在可选的实施方案中，源极电压从NDMOS器件获得(例如，图3和图4中的midn)。放大器输出是用于产生驱动开关的一对控制信号ndrvp和pdrvp的输入的缓冲变化形式。输出还反馈给放大器电路30。例如，在图1中，输出midbufp作为输入反馈给放大器电路(例如，反馈给mn34的栅极)。放大器包括正供电轨(LHI)的电流镜像(mpl5、mpl6)和负供电轨(Vss)的电流源。mn59提供了将输入对与Vss连接的电流源。
[0024]mpl5和mpl6是在输入对的顶部形成电流镜像并且工作以在输入对的两个支路(mn36/mn34和mn37/mn38)保持相同电流的PDMOS器件。
[0025]mpl8是形成放大器电路30的输出级的PDMOS器件。补偿电容器CO将mpl8的漏极和栅极连接以增强输出稳定性。齐纳二极管d42将mpl8的源极和栅极连接以将Vgs限制到5V。
[0026]输出midbufp从mpl8的漏极获得且连接在两个齐纳二极管d24和dl4之间。二极管 d24 由 midbufp 产生ndrvp (即，midbufp+5V),并且二极管 dl4 由 midbufp 产生pdrvp (即，midbufp - 5V)。然而，存在多种适合于利用例如二极管堆、电阻器或一组二极管连接的MOS器件来产生电压ndrvp和pdrvp的备选器件。
[0027]通过提供单位增益，放大器电路30使能通过从并联DMOS开关获得的信号(例如，midp)驱动并联DMOS开关,而不干扰DMOS开关中的信号。ndrvp和pdrvp是由信号的缓冲变化形式(例如，由midbufp而不是直接由midp)产生的。
[0028]vbiasl和vbias2是控制流经放大器电路30中的各器件的电流量的偏压，该电流能够被放大和缩小以满足放大器电路的性能要求(例如，放大器转换速率)。vbiaspl和vbiasp2分别表示在mpO和mp23的漏极处的电压,并且是由通过对mn2和mn30的栅极施加vbiasl且向mn3和mn32的栅极施加vbias2而产生的电流来获得的。vbiaspl和vbiasp2作为晶体管mp24和mpl9的相应栅极输入而施加，从而与作为晶体管mn66和mn33的相应栅极输入而施加的vbiasl和vbias2电流成镜像。
[0029]图2示出了依照本发明的用于发送接通和关断并联DMOS开关的控制信号的一组发送栅极i6、i7、i8和i9的示例性实施方案。控制信号可以通过本领域技术人员公知的适合的控制布置来产生。图2中的发送栅极可以与本文所论述的放大器电路或并联DMOS开关中的任一个相结合来使用。为了接通并联DMOS开关,控制信号swon和swonb (swon的补)关闭，即，使得导通，发送栅极i6和i7将ndrvp与ngate连接且将pdrvp与pgate连接，同时断开(即，使得非导通)发送栅极i8和i9。为了关断并联DMOS开关，控制信号swon/swonb关闭发送栅极i8/i9以将midn与ngate连接且将midp与pgate连接，同时断开发送栅极i6和i7,从而提供Vgs = O。
[0030]因为ndrvp/pdrvp与并联DMOS开关隔离，发送栅极i6至i9允许放大器电路继续跟踪midp，同时并联DMOS开关关断。这允许并联DMOS开关在需要时更快速接通。
[0031]在可选的实施方案中,ndrvp和pdrvp可以与并联DMOS开关的栅极直接连接,而不使用发送栅极i6至i9。例如,放大器电路30可以关断,而使得ndrvp和pdrvp浮动。可以提供适合的控制布置，用于浮动放大器电路30，例如，产生施加到发送栅极i6、i7、?8和i9的控制信号的同一控制布置。可选地，其他电路布置可用于将ndrvp和pdrvp与并联DMOS开关的栅极隔离，而不关断放大器电路。例如，在图1中，通过将mpl9的栅极与vbiasp2断开连接且将其栅极与LHI连接，可以关断mpl9。通过将mn33的栅极与vbias2断开连接且将其与VSS连接,可以关断mn33。这样可以浮动ndrvp和pdrvp。随后，可以通过将midp与pgate连接且将midn与ngate连接,来关断开关。二极管堆也需要替代d24使用来阻止从midbufp到ndrvp的正向偏置二极管电流路径。
[0032]在图3和图4中示出了并联DMOS开关的示例性的实施方案。图3和图4中的开关可以与本文论述的任意放大器电路相结合来使用。包括图1的单放大器30以及下面结合图5A和图5B所描述的双放大器电路。
[0033]图3示出了根据本发明的并联DMOS开关20的示例性实施方案。开关20在结构上与在递交于2012年8月23日的美国专利申请13/592，692中所描述的并联DMOS开关相似，该美国专利申请的全文通过引用合并于本文中。开关20可以与图1和图2中的电路结合使用。不同于美国专利申请13/592，692中的开关，开关20包括将midp与midn耦合的发送栅极ill，同时开关20接通。这确保了 midp等于midn，并且允许由相同的信号(例如，由如图1所示的midp,或者可选的由midn)产生pdrvp和ndrvp。
[0034]图4示出了根据本发明的并联DMOS开关10的示例性实施方案。开关10与美国专利申请13/592，692中的开关相同，并且不包括将midp与midn耦合的发送栅极。不需要附加的发送栅极，因为即使在开关10关断的同时midp与midn不相等，当开关10接通时，放大器也将迫使它们近似相等。如果仅使用midp来产生ndrvp,则很可能当ndrvp与ngate连接时，将迫使ngate大于5V，比midn高。对于此后较短的持续时间，齐纳二极管d36可以击穿并且将midn保持在低于ngate的最大值5V。由于ngate比midn高，mn48和mn47将接通，midn随后将基本等于midp，并且齐纳二极管d36将不再击穿。开关现在接通且将正常地工作。
[0035]开关10可在一系列源极电压下工作。如果midn小于5V且低于ngate,则开关10将正常接通。如果midn大于5V且低于ngate,则齐纳二极管d36将击穿且将midn拉至小于5V且在ngate以下。即使midn大于5V且在ngate以下,则开关10将接通,但是如果Vgs超过最大容许电压开关将损坏。由于从midn到si以及midn到dl的寄生二极管,midn仅能比Si或dl的最负值超出0.7V。ndrvp总是比si或dl的最正值大5V，因此将总是小于或等于4.3V,高于midn。
[0036]图5A不出了根据本发明的双放大器电路的不例性实施方案的第一部分50。图5B示出了图5A的实施例的双放大器电路的第二部分55。部分50类似于图1中的放大器电路30,除了电路系统已被修正而不再基于midbufp来产生ndrvp之外。相反,通过第二放大器，例如图5B中的第二部分55，基于midbufn来产生ndrvp。因此，齐纳二极管d24已经移至第二部分55，其包括用于接收midbufn和midn作为输入的器件。因此，依照本发明的一个实施方案，能够基于从DMOS开关中的NDMOS器件和PDMOS器件的源极获得的信号来控制并联DMOS开关。
[0037]部分55形成互补放大器，其中输入器件(例如，mp32至mp35)是PDM0S，电流源(例如，mp25至mn27)在顶部(即，连接到正供电轨LHI，与图1的VSS相对)，电流镜像(例如，mn49和mn50)在底部，并且输出器件(例如，mn41)是NDM0S。
[0038]部分55包括一组P型MOS晶体管，例如，提供正电流源的5V PMOS晶体管mp25、mp26、mp27。部分55还包括一组N型MOS晶体管，例如，提供负电流源的5V NMOS晶体管mn40。类似于部分50，部分55可以包括P型级联器件(例如，mp36、mp37和mp31)以保护PMOS器件免于高压破坏，并且可以包括N型级联器件(例如，mn46)以保护NMOS器件(mn40)免于高压破坏。
[0039]如之前结合图1所说明的，在图5a也呈现的mn36、mn34、mn37和mn38形成输入对,midp和midbufp输入到该输入对中。互补的输入对存在于部分55中并且通过mp32和mp33的串联连接以及mp34和mp35的串联连接来形成。如图5B所示，midn输入到mp34和mp35的栅极,而midbufn (其为图5B的放大器产生的midn的缓冲变化形式)作为mp32和mp33的栅极的输入反馈给放大器。
[0040]mn49和mn50是在输入对的底部形成电流镜像并且工作以在输入对的两个支路(mp32/mn33和mp34/mp35)中保持相同电流的NDMOS器件。
[0041]mn41是形成图5B中的放大器的输出级的NDMOS器件。补偿电容器C6将mn41的漏极和栅极连接以增强输出稳定性。齐纳二极管d26将mn41的源极和栅极连接以将Vgs限制到5V。还可以提供附加的齐纳二极管d25，以在部分55的其他位置处将Vgs箝位到5V。
[0042]输出midbufn从mn41的漏极获得并且连接在齐纳二极管d24和mn46的漏极之间。二极管 d24 由 midbufn 产生 ndrvp (即，midbufn+5V),而图 5A 的二极管 dl4 由 midbufp 产生pdrvp (即,midbufp - 5V)。然而,存在多种适合于产生电压ndrvp和pdrvp的备选器件，例如，使用二极管堆、电阻器或二极管连接的MOS器件。
[0043]按与图1 相同的方式施加 Vbiasl, vbias2, vbiaspl 和 vbiasp2。具体地，vbiasl是设定NMOS电流源的电流的偏压，vbias2是接通NDMOS级联器件的偏压；vbiaspl是设定PMOS电流源的电流的偏压，且vbiasp2是接通PDMOS级联器件的偏压。
[0044]在先前的说明中，已经参照本发明的具体的示例性实施方案对本发明进行了说明。单放大器电路(图1)和双放大器电路(图5A和图5B)的示例性实施方案被描述为适合于用于并联DMOS开关，诸如图3和图4中所示的实施例的开关。还描述了用于将控制信号从实施例的放大器电路发送到实施例开关的发送栅极电路系统(图2)的示例性实施方案。然而，显而易见的是，可以对这些示例性实施方案进行各种修改和改变，而不偏离如随附的权利要求书中阐述的本发明的较宽的精神和范围。例如，可以构造出用于驱动依照本发明原理的并联DMOS开关的其他的放大器电路和控制电路。其包括:以开关中的任意DMOS器件不超过最大容许Vgs的方式来接通并联DMOS开关；通过应用利用开关中的至少一个DMOS器件对的源极电压产生的栅极信号，接通并联DMOS开关；通过将作为DMOS器件对的源极电压的函数的Vgs设定成等于零，关断并联DMOS开关；以及通过将DMOS器件对的栅极与DMOS器件对的相应的源极联接，将Vgs设定成等于零。
[0045]示例性的方法还可用于操作常规的DMOS开关，例如，两个串联的NDMOS器件或者两个串联的PDMOS器件。例如，易于理解的是，实施例的放大器电路能够经修改而产生用于驱动常规的DMOS开关的ndrvp和pdrvp中的仅一个(例如,通过去除图1中的齐纳二极管dl4和d24中的一个)。
[0046]本文所描述的实施方案可以在构造组合中彼此组合地呈现。因此，应在示例性的意义而不是限制的意义上来考量说明书和附图。
【权利要求】
1.用于操作DMOS开关的方法，所述DMOS开关包括以下至少一个:(a)第一DMOS器件对，其具有串联连接的两个NDMOS器件；以及(b)第二 DMOS器件对，其具有串联连接的两个PDMOS器件，所述方法包括: 通过利用所述开关中的DMOS对的源极电压产生每个DMOS器件对的相应栅极信号来接通所述开关。
2.如权利要求1所述的方法，其中通过放大器处理对应的源极电压来产生各个栅极信号。
3.如权利要求2所述的方法，其中每个放大器配置成提供用于放大所述对应的源极电压的单位增益，所述方法还包括: 产生各个栅极信号作为放大的源极电压的电压偏差。
4.如权利要求2所述的方法，还包括: 控制每个放大器以使得每当所述开关关断时各栅极信号浮动。
5.如权利要求2所述的方法，其中所述DMOS开关包括所述第一DMOS器件对和所述第二 DMOS器件对，所述方法还包括: 通过第一放大器处理从所述第一 DMOS器件对获得的源极电压来产生第一栅极信号；以及 通过第二放大器处理从所述第二 DMOS器件对获得的源极电压来产生第二栅极信号。
6.如权利要求2所述的方法，还包括: 利用相应的电压产生器件来产生各栅极信号，各电压产生器件选自由包括齐纳二极管、二极管堆和一组二极管连接的MOS器件的组。
7.如权利要求1所述的方法，还包括: 利用将栅极信号限制到所述栅极信号所应用的DMOS器件对的最大容许栅极-源极电压以下的器件来产生各栅极信号。
8.如权利要求1所述的方法，还包括: 通过设定各栅极信号等于所述栅极信号应用的所述DMOS器件对的所述源极电压来关断所述开关。
9.如权利要求8所述的方法，其中通过将对应的DMOS器件对的栅极与所述DMOS器件对的源极联接来设定各栅极信号。
10.如权利要求1所述的方法，其中所述DMOS开关包括所述第一DMOS器件对和所述第二 DMOS器件对，所述方法还包括: 在接通所述开关的同时将所述第一 DMOS器件对的共享源极端子与所述第二 DMOS器件对的共享源极端子连接。
11.如权利要求1所述的方法，其中所述开关包括与所述第二DMOS器件对并联连接的所述第一 DMOS器件对。
12.用于操作DMOS开关的电路，所述DMOS开关包括以下中的至少一个:(a)第一DMOS器件对，具有串联连接的两个NDMOS器件；以及(b)第二 DMOS器件对，具有串联连接的两个PDMOS器件，所述电路包括: 放大器布置，其包括至少一个放大器，所述放大器布置配置成利用所述开关中的DMOS器件对的源极电压来产生每个DMOS器件对的相应的栅极信号； 控制布置，其配置成通过将所述放大器布置产生的各栅极信号应用于相应的DMOS器件对的栅极输入来接通所述开关。
13.如权利要求12所述的电路，其中每个放大器都配置成提供用于放大相应的源极电压的单位增益，并且产生各栅极信号作为放大的源极电压的电压偏差。
14.如权利要求12所述的电路，其中所述控制布置控制每个放大器以使得每当所述开关关断时各栅极信号浮动。
15.如权利要求12所述的电路，其中所述至少一个放大器包括:第一放大器，其处理从所述开关中的NDMOS器件获得的源极电压；以及第二放大器，其处理从所述开关中的PDMOS器件获得的源极电压。
16.如权利要求12所述的电路，还包括: 产生各栅极信号的相应的电压产生器件，各电压产生器件选自由包括齐纳二极管、二极管堆和一组二极管连接的MOS器件的组。
17.如权利要求12所述的电路，其中所述放大器布置包括将各栅极信号限制到所述栅极信号所应用的相应的DMOS器件对的最大容许栅极-源极电压以下的器件。
18.如权利要求12所述的电路，其中所述控制布置配置成通过设定各栅极信号等于所述栅极信号所应用的所述DMOS器件对的所述源极电压来关断所述开关。
19.如权利要求18所述的电路，其中所述控制布置配置成通过将对应的DMOS器件对的栅极与所述DMOS器件对的源极联接来设定各栅极信号。
20.如权利要求12所述的电路，其中所述开关包括所述第一DMOS器件对和所述第二DMOS器件对，并且所述控制布置配置成在接通所述开关的同时将所述第一 DMOS器件对的共享源极端子与所述第二 DMOS器件对的共享源极端子连接。
21.如权利要求12所述的电路，其中所述开关包括与所述第二DMOS器件对并联连接的所述第一 DMOS器件对。
【文档编号】H03K17/10GK104205637SQ201380015114
【公开日】2014年12月10日 申请日期:2013年3月14日 优先权日:2012年3月20日
【发明者】D·埃亨尼 申请人:美国亚德诺半导体公司