具有双端口从锁存器的正边沿触发器的制造方法
【专利摘要】本发明涉及具有双端口从锁存器的正边沿触发器。在本发明的实施例中，触发器电路包括2输入多路复用器、主锁存器、传输门和从锁存器。多路复用器的扫描使能控制信号SE和SEN确定是数据还是扫描数据被输入到主锁存器。时钟信号CLK和CLKN以及保持信号RET和RETN确定主锁存器何时被锁存。从锁存器被配置为接收主锁存器的输出、第二数据位D2、时钟信号CLK和CLKN、保持控制信号RET和RETN、从控制信号SS和SSN。信号CLK、CLKN、RET、RETN、SS及SSN确定是主锁存器的输出还是第二数据位D2被锁存在从锁存器中。控制信号RET和RETN确定在保持模式期间数据何时被存储在从锁存器中。
【专利说明】具有双端口从锁存器的正边沿触发器
【背景技术】
[0001]目前在半导体和电子行业中存在若干趋势。器件持续地被制造得更小、更快并且耗能更少。这些趋势的一个原因是，正在制造如下更多的个人设备，这些个人设备相对小并且是便携的，由此依赖于电池作为它们的主电源。例如，手机、个人计算设备以及个人声音系统都是在消费者市场上需求旺盛的设备。也很重要的是，即使当没有电源被提供至该电子设备时，这些设备上的数据也应当被保持。非易失性存储器电路和非易失性逻辑电路经常被用于满足这些要求。
[0002]非易失性逻辑实现经常需要自时序元件外部的源(例如非易失性存储器)更新时序元件(例如触发器)。当非易失性逻辑电路被实现为允许时序元件的更新时，期望非易失性逻辑电路的实现不会显著减慢时序元件的操作。
【专利附图】
【附图说明】
[0003]图1是根据本发明的实施例的具有双端口从锁存器的可扫描正边沿触发器的框图。
[0004]图2是根据本发明的实施例的2-1多路复用器的原理图。(现有技术)
[0005]图3是根据本发明的实施例的主锁存器的原理图。(现有技术)
[0006]图4是传输门的原理图。(现有技术)
[0007]图5是根据本发明的实施例的双端口从锁存器的原理图。
[0008]图6是根据本发明的实施例的钟控反相器的原理图。(现有技术)
[0009]图7是根据本发明的实施例的钟控反相器的原理图。(现有技术)
[0010]图8是根据本发明的实施例的三态反相器的原理图。(现有技术)
[0011]图9是根据本发明的实施例的三态反相器的原理图。(现有技术)
[0012]图10是根据本发明的实施例的钟控反相器的原理图。(现有技术)
[0013]图11是根据本发明的实施例的三态反相器的原理图。(现有技术)
[0014]图12是根据本发明的实施例的具有双端口从锁存器的正边沿触发器的框图。
[0015]图13是根据本发明的实施例示出数据位D1、MX0、时钟信号CLK、ML0、QN以及触发器Q的输出的时序图。
[0016]图14是根据本发明的实施例示出扫描数据位SD、MX0、时钟信号CLK、ML0、QN以及触发器Q的输出的时序图。
[0017]图15是根据本发明的实施例示出信号D2、SS、SX、QN以及Q的时序图。
[0018]图16是根据本发明的实施例示出信号RET、D2、SS、SX、QN以及Q的时序图。
【具体实施方式】
[0019]在本发明的实施例中，触发器电路包含2输入多路复用器、主锁存器、传输门和从锁存器。多路复用器被配置为接收第一数据位D1、扫描数据位SD、扫描使能控制信号SE以及扫描使能控制信号SE的二进制逻辑互补信号SEN。扫描使能控制信号SE和SEN确定多路复用器的数据输出MXO何时与数据位Dl或扫描数据位SD互补。主锁存器被配置为接收多路复用器的数据输出ΜΧ0、时钟信号CLK、时钟信号CLK的二进制逻辑互补信号CLKN、保持控制信号RET以及保持控制信号RET的二进制逻辑互补信号RETN。信号CLK、CLKN、RET和RETN确定多路复用器的数据输出MXO的二进制逻辑值何时被呈现在主锁存器的输出MLO上并且主锁存器的输出MLO何时被锁存在主锁存器中。
[0020]当时钟信号CLK从低逻辑值转换到高逻辑值时，传输门将来自主锁存器的输出MLO的数据传输到从锁存器。从锁存器被配置为接收传输门的输出、第二数据位D2、时钟信号CLK、时钟信号CLK的二进制逻辑互补信号CLKN、保持控制信号RET以及保持控制信号RET的二进制逻辑互补信号RETN、从控制信号SS以及从控制信号SS的二进制逻辑互补信号SSN。信号CLK、CLKN、RET、RETN、SS、SSN确定是传输门的输出的二进制逻辑值还是第二数据位(D2)被锁存在从锁存器中。
[0021]非易失性逻辑实现经常要求从外部源(例如，非易失性存储器)更新时序元件(例如，触发器)。在本发明的实施例中，从锁存器包括第二数据输入(端口)。第二数据输入被用于从外部源插入数据。三态反相器被添加到从锁存器，以容纳第二数据输入。这将在说明书的后面进行更详细的解释。当外部数据需要被插入到从锁存器中时，使能三态反相器。在这个时间期间，通过用与前面的三态反相器相反的控制信号使前向反相器成为高阻态，由此禁用锁存器反馈。
[0022]用于将第二输入添加到从锁存器的添加电路并不是触发器的关键时序路径的一部分。因此，触发器的常规性能的变化是可忽略的。
[0023]图1是根据本发明的实施例的具有双端口从锁存器108的可扫描正边沿触发器100的框图。在功能操作模式(即，正常操作模式)下，扫描使能信号SE被驱动为逻辑低电平，并且SE的二进制逻辑互补信号SEN被保持在逻辑高电平。因为触发器100正操作在功能模式下，所以保持模式信号RET被保持在逻辑低电平，RET的二进制逻辑互补信号RETN被保持在逻辑高电平，从控制信号SS被保持在逻辑低电平，从控制信号SS的二进制逻辑互补信号SSN被保持在逻辑高电平。功能操作模式需要电力，所以电源VDDl和电源VDD2被施加到触发器100。
[0024]图13是示出在功能操作模式期间的数据位D1、时钟信号CLK以及触发器的输出Q的时序图。数据位Dl在2-1多路复用器102的输入处被接收。因为扫描信号SE为低电平，所以Dl的二进制逻辑互补值被传送到多路复用器的输出ΜΧ0。图2示出2-1多路复用器102的实施例。信号输出MXO然后被呈现至主锁存器104的输入IN。图3是根据本发明的实施例的主锁存器104的原理图。主锁存器104包括第一钟控反相器302 (第一钟控反相器302的实施例参见图6)、第二钟控反相器304(第二钟控反相器304的实施例参见图7)以及具有三态控制端RET和RETN的三态反相器306 (三态反相器306的实施例参见图8)。
[0025]当时钟信号CLK从高逻辑电平转换到低逻辑电平时，主锁存器104的输入IN上的数据的逻辑互补值被呈现在主锁存器104的节点308上。因为触发器100操作在功能模式下，所以三态反相器306是运行的并且将主锁存器104的输出MLO驱动为与主锁存器104的输出MXO相同的逻辑值。当时钟信号CLK从低逻辑电平转换到高逻辑电平(即，CLK的正边沿)时，节点308上的逻辑电平被锁存，并且主锁存器104的输出MLO上的逻辑电平由传输门106传输到QN。反相器110将主锁存器的输出MLO的互补值传送到输出Q。在本发明的这个实施例中，从多路复用器102的输入Dl到从锁存器108中的反相器110的Q输出的整个信号路径是同相的。然而，在其它实施例中，整个信号路径可以是反相的。
[0026]图4是传输门的实施例的原理图。
[0027]图5是根据本发明的实施例的双端口从锁存器108的原理图。从锁存器108包括具有三态控制端SS和SSN的第一三态反相器502 (第一三态反相器502的实施例参见图9)、具有控制端RET和RETN的钟控反相器504 (钟控反相器504的实施例参见图10)以及具有三态控制端SS和SSN的第二三态反相器506 (第二三态反相器506的实施例参见图11)。
[0028]因为触发器100操作在功能模式下，所以三态反相器502是运行的并且将从锁存器108的节点SX驱动为与从锁存器108的QN互补的逻辑值。当时钟信号CLK从高逻辑电平转换到低逻辑电平时，QN上的逻辑电平被钟控反相器504锁存。在本发明的这个实施例中，反相器110被用于缓冲从锁存器108的QN。然而，也可以使用同相缓冲器。三态反相器506在该模式下是高阻态的，因为SS是逻辑低电平并且SSN是逻辑高电平。因此，D2没有被传输到节点SX。
[0029]然而，在另一功能操作模式期间，数据D2可以被直接写入到从锁存器108 (参见图
15)。在这个功能模式期间，扫描使能信号SE被保持在逻辑低电平并且SE的二进制互补信号SEN被保持在逻辑高电平。也在这个功能模式期间，保持模式信号RET被保持在逻辑低电平并且信号RET的二进制互补信号RETN被保持在逻辑高电平。同样，在这个功能模式期间，时钟信号CLK被保持在低逻辑电平并且CLKN被保持在高逻辑电平。
[0030]当控制信号SS被保持在逻辑高电平并且控制信号SSN被保持在逻辑低电平时，三态反相器506能够将D2的互补值驱动至从锁存器108的节点SX上。因为CLK和RET被保持在逻辑低电平并且CLKN和RETN被保持在逻辑高电平，所以钟控反相器504是运行的并且将节点QN驱动为D2的逻辑值。然后，反相器110将节点QN上的逻辑值反相为其互补值。在这个示例中，D2的互补值被呈现在节点Q上。数据信号D2必须被保持持续时间段t3，以确保D2的正确值被锁存。同样，控制信号SS必须保持在逻辑高值持续时间t2，以确保正确值D2被锁存。
[0031]当控制信号SS从逻辑高电平被驱动到逻辑低电平并且SSN从逻辑低电平被驱动到逻辑高电平时，三态反相器506是高阻态的并且三态反相器502变为运行的，从而锁存从锁存器108的节点QN上的逻辑值。
[0032]在扫描(即，测试)操作模式下，扫描使能信号SE被驱动为高逻辑电平，并且SE的二进制互补信号SEN被保持在逻辑低电平。因为触发器100操作在扫描模式下，所以保持模式信号RET被保持在逻辑低电平，信号RET的二进制互补信号RETN被保持在逻辑高电平，从控制信号SS被保持在逻辑低电平，并且从控制信号SS的二进制互补信号SSN被保持在逻辑高电平。功能扫描操作需要电力，所以电源VDDl和电源VDD2被施加到触发器100。
[0033]图14是示出扫描操作模式期间的扫描数据位SD、时钟信号CLK以及触发器100的输出Q的时序图。扫描数据位SD在2-1多路复用器102的输入处被接收。因为扫描信号SE为高电平，所以SD的二进制逻辑互补值被传送到多路复用器的输出ΜΧ0。当处于扫描模式时，主锁存器104、传输门106以及从锁存器108按照与之前所描述的它们在功能模式期间那样相同的方式操作。
[0034]当2-1多路复用器102、主锁存器104和反相器110断电(即，电源VDDl未激活)时，触发器100还可以被操作来将数据(RET模式)保持在从锁存器108中(电源VDD2运行)。在RET操作模式下，扫描使能信号SE和SEN的值无关紧要。因为触发器100操作在RET模式下，所以保持模式信号RET被保持在逻辑高电平并且信号RET的二进制互补信号RETN被保持在逻辑低电平。在这个实施例中，从控制信号SS被保持在逻辑低电平，并且从控制信号SS的二进制互补信号SSN被保持在逻辑高电平。时钟信号CLK和CLKN的值无关紧要。如前所述，电力通过电源VDD2仅施加到从锁存器108。
[0035]因为电力没有被供给到2-1多路复用器102和主锁存器104，所以通过体现在主锁存器104中的三态反相器306中的RET和RETN功能，保证了呈现至传输门106的输入IN的数据不具有至VDD或地(VSS)的路径。以此方式，在从锁存器108中保持的数据将不会无意被三态反相器308的输入的不确定值(由于电源VDDl是无效的或悬浮的，因此输入是不确定的)破坏。
[0036]因为触发器100操作在保持模式下，所以三态反相器502是运行的并且将从锁存器108的节点SX驱动为存储在从锁存器108的QN上的值的互补逻辑值。因为RET是逻辑高值并且RETN是逻辑低值，所以钟控反相器504锁存QN上的逻辑值。三态反相器506在该模式下是高阻态的，因为SS是逻辑低电平并且SSN是逻辑高电平。因此，D2上的逻辑值没有被传输到节点SX。
[0037]然而，在另一保持操作模式期间，数据D2可以被直接写入到从锁存器108。在这个保持模式期间，在RET被驱动为逻辑高值之后，从控制信号SS被驱动至逻辑高电平(见图
16)。在这个实施例中的这个操作模式下，并不关心时钟信号CLK和CLKN以及扫描使能信号SE和SEN。在控制信号SS从逻辑O转换到逻辑I之前，D2必须被驱动为逻辑I或逻辑O持续一段时间tl。在这个时间tl之前，D2可以是逻辑1、逻辑O、悬浮的或高阻态的。
[0038]因为在RET被驱动为逻辑高值之后，从控制信号SS被驱动为逻辑高电平，所以三态反相器502是高阻态的并且不驱动从锁存器108的节点SX。因为从控制信号SS被驱动为逻辑高并且从控制信号SSN被驱动为逻辑低值，所以三态反相器506是运行的并且将节点SX驱动为呈现在D2上的互补值。因为RET是逻辑高值并且RETN是逻辑低值，所以钟控反相器504是运行的并且驱动节点QN。当从控制信号SS返回到逻辑低电平并且SSN返回到逻辑高电平，存储在节点QN上的值被锁存在三态反相器502和钟控反相器504之间，同时三态反相器506是高阻态的。数据信号D2必须被保持持续时间段t3，以确保D2的正确值被锁存。同样，控制信号SS必须保持在逻辑高值持续时间t2，以确保正确值D2被锁存。在这个条件下，在保持模式期间，从D2写入的数据保持锁存在从锁存器108中。
[0039]图12是根据本发明的实施例的具有双端口从锁存器108的正边沿触发器1200的框图。在这个实施例中，正边沿触发器不能用于测试目的的扫描。与图1所示的具有2-1多路复用器不同的是，本发明的这个实施例使用反相器INVl来将Dl的互补逻辑值驱动通过传输门111至主锁存器104中。到传输门111的控制信号是CLK和CLKN。当CLK=O及CLKN=I时，传输门111将DIN上的逻辑值传输到主锁存器104中，而当CLK=I及CLKN=O时阻止数据传输。触发器的其余部分按照前面针对图1所描述地工作。
[0040]触发器100和1200内部的反相器可以被用于本发明的实施例中，以将信号CLK、SE、RET和SS反相。
[0041]给出上述描述是为了阐释和说明。并不旨在穷尽或将本发明限制为所公开的精确形式，并且在上述教导下，其他修改和变化也是可能的。选择并且说明这些实施例是为了最好地解释可应用的原理和它们的实际应用，由此使本领域的其他技术人员能够最好地利用适合于预期的特定用途的各个实施例以及各种修改。随附的权利要求意在被解释为包括除了被现有技术所限制的范围之外的其它替换实施例。
【权利要求】
1.一种触发器电路，其包括: 多路复用器，其被配置为接收第一数据位(Dl)、扫描数据位(SD)、扫描使能控制信号(SE)以及该扫描使能控制信号(SE)的二进制逻辑互补信号(SEN)，其中所述扫描使能控制信号(SE)和(SEN)确定所述多路复用器的数据输出(MXO)是所述数据位(Dl)的二进制互补值还是所述扫描数据位(SD)的二进制互补值； 主锁存器，其被配置为接收所述多路复用器的数据输出(MXO)、时钟信号(CLK)、该时钟信号(CLK)的二进制逻辑互补信号(CLKN)、保持控制信号(RET)以及该保持控制信号(RET)的二进制逻辑互补信号(RETN)，其中信号(CLK)、(CLKN)、(RET)和(RETN)确定所述数据输出(MXO)的二进制逻辑值何时被呈现在所述主锁存器的输出(MLO)上并且所述主锁存器的输出(MLO)何时被锁存在所述主锁存器中； 传输门，其中当所述时钟信号(CLK)从低逻辑值转换到高逻辑值时，所述传输门将数据从所述主锁存器的输出(MLO)传输到所述传输门的输出； 从锁存器，其被配置为接收所述传输门的输出、第二数据位(D2)、所述时钟信号(CLK)、该时钟信号(CLK)的二进制逻辑互补信号(CLKN)、所述保持控制信号(RET)、该保持控制信号(RET)的二进制逻辑互补信号(RETN)、从控制信号(SS)以及该从控制信号(SS)的二进制逻辑互补信号(SSN)，其中信号(CLK)、(CLKN)、(RET)、(RETN)、(SS)和(SSN)确定是所述传输门的输出还是所述第二数据位(D2)被锁存在所述从锁存器中；其中所述传输门的输出是(QN)。
2.如权利 要求1所述的触发器电路，进一步包括第一反相器，其中所述第一反相器接收来自所述从锁存器的输出(QN)，并且所述第一反相器输出所述从锁存器的输出的二进制逻辑互补值(Q)。
3.如权利要求1所述的触发器电路，进一步包括缓冲器，其中所述缓冲器接收所述输出(QN)，并且所述缓冲器输出(QN)的相同逻辑值。
4.如权利要求1所述的触发器电路，其中所述多路复用器和所述主锁存器从第一电源(VDDl)接收电力；其中所述从锁存器从第二电源(VDD2)接收电力。
5.如权利要求4所述的触发器电路，其中在保持操作模式期间，所述第一电源(VDDl)被关闭并且所述第二电源(VDD2)被开启，其中电力仅被提供到所述从锁存器。
6.如权利要求1所述的触发器电路，其中控制信号(SS)、(SSN)、(RET)和(RETN)是在所述触发器的外部被控制的，以防止所述传输门的输出和所述第二数据位(D2)之间的数据竞争。
7.如权利要求1所述的触发器电路，其中所述主锁存器包括: 第一钟控反相器，所述第一钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述数据输出(MXO)，第一控制输入电连接至(CLK)，并且第二控制输入连接至(CLKN)； 三态反相器，所述三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第一钟控反相器的数据输出，第一控制输入电连接至(RET)，并且第二控制输入连接至(RETN)； 第二钟控反相器，所述第二钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述三态反相器的数据输出，第一控制输入电连接至(CLK)，并且第二控制输入连接至(CLKN)，并且所述第二钟控反相器的输出电连接至所述第一钟控反相器的输出和三态反相器的输入。
8.如权利要求1所述的触发器电路，其中所述传输门包括: NMOS晶体管，其具有栅极、漏极和源极，其中所述NMOS晶体管的栅极电连接至(CLK)； PMOS晶体管，其具有栅极、漏极和源极，其中所述PMOS晶体管的栅极电连接至(CLKN)，所述NMOS和PMOS晶体管的漏极电连接，并且所述NMOS和PMOS晶体管的源极电连接。
9.如权利要求1所述的触发器电路，其中所述从锁存器包括: 第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述传输门的输出，第一控制输入电连接至(SS)，并且第二控制输入连接至(SSN)； 第二三态反相器 ，所述第二三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第二数据位(D2)，第一控制输入电连接至(SS)，并且第二控制输入连接至(SSN)，并且所述第一和第二三态反相器的输出彼此电连接； 钟控反相器，所述钟控反相器具有数据输入、四个控制输入以及数据输出，其中所述数据输入电连接至所述第一和第二三态反相器的数据输出，第一控制输入电连接至(CLK)，第二控制输入连接至(CLKN)，第三控制输入电连接至(RET)，第四控制输入电连接至(RETN)，并且所述钟控反相器的输出电连接至所述第一三态反相器的输入。
10.如权利要求1所述的触发器电路，进一步包括第二反相器，其中所述第二反相器接收所述时钟信号(CLK)，并且所述第二反相器输出该时钟信号(CLK)的二进制逻辑互补信号(CLKN)。
11.如权利要求1所述的触发器电路，进一步包括第三反相器，其中所述第三反相器接收所述保持控制信号(RET)，并且所述第三反相器输出该保持控制信号(RET)的二进制逻辑互补信号(RETN)。
12.如权利要求1所述的触发器电路，进一步包括第四反相器，其中所述第四反相器接收所述从控制信号(SS)，并且所述第四反相器输出该从控制信号(SS)的二进制逻辑互补信号(SSN)。
13.如权利要求1所述的触发器电路，进一步包括第五反相器，其中所述第五反相器接收所述扫描使能控制信号(SE)，并且所述第五反相器输出该扫描使能控制信号(SE)的二进制逻辑互补信号(SEN)。
14.一种触发器电路,其包括: 第一反相器，其被配置为接收数据位(Dl)并且输出该数据位(Dl)的二进制逻辑互补值(DlN)； 主锁存器，其被配置为接收所述二进制逻辑互补值(DlN)、时钟信号(CLK)、该时钟信号(CLK)的二进制逻辑互补信号(CLKN)、保持控制信号(RET)以及该保持控制信号(RET)的二进制逻辑互补信号(RETN)，其中信号CLK、CLKN、RET和RETN确定所述数据位(Dl)的二进制逻辑值何时被呈现在所述主锁存器的输出(MLO)上并且所述主锁存器的输出(MLO)何时被锁存在所述主锁存器中； 传输门，其中当所述时钟信号CLK从低逻辑值转换到逻辑高值时，所述传输门将数据从所述主锁存器的输出(MLO)传输到所述传输门的输出；从锁存器，其被配置为接收所述传输门的输出、第二数据位(D2)、所述时钟信号(CLK)、该时钟信号(CLK)的二进制逻辑互补信号(CLKN)、所述保持控制信号(RET)、该保持控制信号(RET)的二进制逻辑互补信号(RETN)、从控制信号(SS)以及该从控制信号(SS)的二进制逻辑互补信号(SSN)，其中信号(CLK)、(CLKN)、(RET)、(RETN)、(SS)和(SSN)确定是所述传输门的输出还是所述第二数据位(D2)被锁存在所述从锁存器中；其中所述传输门的输出是(QN)。
15.如权利要求14所述的触发器电路，其中所述第一反相器和所述主锁存器从第一电源(VDDl)接收电力；其中所述从锁存器从第二电源(VDD2)接收电力。
16.如权利要求14所述的触发器电路，其中控制信号(SS)、(SSN)、(RET)和(RETN)是在所述触发器的外部被控制的，以防止所述传输门的输出和所述第二数据位(D2)之间的数据竞争。
17.如权利要求14所述的触发器电路，其中所述主锁存器包括: 第一钟控反相器，所述第一钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所 述数据输出(MXO)，第一控制输入电连接至CLK，并且第二控制输入连接至CLKN ； 三态反相器，所述三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第一钟控反相器的数据输出，第一控制输入电连接至RET，并且第二控制输入连接至RETN ； 第二钟控反相器，所述第二钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述三态反相器的数据输出，第一控制输入电连接至CLK，第二控制输入连接至CLKN，并且所述第二钟控反相器的输出电连接至所述第一钟控反相器的输出和所述三态反相器的输入。
18.如权利要求14所述的触发器电路，其中所述传输门包括: NMOS晶体管，其具有栅极、漏极和源极，其中所述NMOS晶体管的栅极电连接至CLK ； PMOS晶体管，其具有栅极、漏极和源极，其中所述PMOS晶体管的栅极电连接至CLKNJjf述NMOS和PMOS晶体管的漏极电连接，并且所述NMOS和PMOS晶体管的源极电连接。
19.如权利要求14所述的触发器电路，其中所述从锁存器包括: 第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述主锁存器的输出(MXO)，第一控制输入电连接至SS，并且第二控制输入连接至SSN ； 第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第二数据位(D2)，第一控制输入电连接至SS，并且第二控制输入连接至SSN，并且所述第一和第二三态反相器的输出彼此电连接； 钟控反相器，所述钟控反相器具有数据输入、四个控制输入以及数据输出，其中所述数据输入电连接至所述第一和第二三态反相器的数据输出，第一控制输入电连接至CLK，第二控制输入连接至CLKN，第三控制输入电连接至RET，并且第四控制输入电连接至RETN，并且所述钟控反相器的输出电连接至所述第一三态反相器的输入。
20.—种触发器电路,其包括: 第一反相器，其被配置为接收数据位(Dl)并且输出该数据位(Dl)的二进制逻辑互补值(DIN);其中所述第一反相器包括PMOS晶体管和NMOS晶体管，其中所述PMOS晶体管的源极电连接至第一电源VDD1，所述PMOS和NMOS晶体管的栅极电连接至数据位(Dl)，所述PMOS和NMOS晶体管的漏极电连接至二进制逻辑互补数据位D1N，并且所述NMOS晶体管的源极电连接地； 主锁存器，其被配置为接收所述二进制逻辑互补值(DlN)、时钟信号CLK、该时钟信号(CLK)的二进制逻辑互补信号(CLKN)、保持控制信号(RET)以及该保持控制信号(RET)的二进制逻辑互补信号(RETN)，其中信号CLK、CLKN、RET和RETN确定数据输出(MXO)的二进制逻辑值何时被呈现在所述主锁存器的输出(MLO)上并且所述主锁存器的输出(MLO)何时被锁存在所述主锁存器中；其中所述主锁存器包括: 第一钟控反相器，所述第一钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述数据输出(MXO)，第一控制输入电连接至CLK，并且第二控制输入连接至CLKN ； 第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第一钟控反相器的数据输出，第一控制输入电连接至RET，并且第二控制输入连接至RETN ； 第二钟控反相器，所述第二钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第一三态反相器的数据输出，第一控制输入电连接至CLK，第二控制输入连接至CLKN，并且所述第二钟控反相器的输出电连接至所述第一钟控反相器的输出和所述第一 三态反相器的输入； 从锁存器，其被配置为接收所述主锁存器的输出(MXO)、第二数据位(D2)、所述时钟信号(CLK)、该时钟信号(CLK)的二进制逻辑互补信号(CLKN)、所述保持控制信号(RET)、该保持控制信号(RET)的二进制逻辑互补信号(RETN)、从控制信号(SS)以及该从控制信号(SS)的二进制逻辑互补信号(SSN)，其中信号CLK、CLKN、RET、RETN、SS、SSN确定是所述主锁存器的输出(MLO)的二进制逻辑值还是所述第二数据位(D2)被锁存在所述从锁存器中；其中所述从锁存器包括: 第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述主锁存器的输出(MXO)，第一控制输入电连接至控制信号SS,并且第二控制输入连接至控制信号SSN ； 第三三态反相器，所述第三三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第二数据位(D2)，第一控制输入电连接至控制信号SS，并且第二控制输入连接至控制信号SSN，并且所述第二和第三三态反相器的输出彼此电连接；第三钟控反相器，所述第三钟控反相器具有数据输入、四个控制输入以及数据输出，其中所述数据输入电连接至所述第二和第三三态反相器的数据输出，第一控制输入电连接至CLK，第二控制输入连接至CLKN，第三控制输入电连接至RET，第四控制输入电连接至RETN，并且所述第三钟控反相器的输出电连接至所述第二三态反相器的输入； 传输门，其中当所述时钟信号CLK从低逻辑值转换到逻辑高值时，所述传输门将数据从所述主锁存器的输出(MLO)传输到所述从锁存器；其中所述传输门包括: NMOS晶体管，其具有栅极、漏极和源极，其中所述NMOS晶体管的栅极电连接至CLK ； PMOS晶体管，其具有栅极、漏极和源极，其中所述PMOS晶体管的栅极电连接至CLKN，所述NMOS和 PMOS晶体管的漏极电连接，并且所述NMOS和PMOS晶体管的源极电连接。
【文档编号】H03K3/02GK103973268SQ201410076293
【公开日】2014年8月6日 申请日期:2014年1月29日 优先权日:2013年2月5日
【发明者】S·巴特林, S·康纳 申请人:德克萨斯仪器股份有限公司