抗单粒子瞬态效应的触发器的制造方法
【专利摘要】抗单粒子瞬态效应的触发器，涉及集成电路领域。解决了集成电路设计中单粒子瞬态效应的发生概率越来越高，其脉冲干扰信号被集成电路系统中存储单元捕获导致电路软错误的概率越来越高的问题。初始信号经第一反相器反相后发送至第三脉冲锁存器并输出至异或门xor1和第二反相器，异或门xor1的输出信号经第三反相器反相后同时发送至第一脉冲锁存器和第二脉冲锁存器，第一脉冲锁存器与第二脉冲锁存器的输出信号均发送至与非门，与非门的输出信号经第四反相器反相后发送至异或门xor2，第三脉冲锁存器的输出信号经第二反相器反相后发送至第四脉冲锁存器，第四脉冲锁存器的输出信号经第五反相器反相后发送至异或门xor2，异或门xor2的输出信号为触发器的输出信号。本发明适用于消除单粒子瞬态效应。
【专利说明】抗单粒子瞬态效应的触发器
【技术领域】
[0001]本发明涉及集成电路领域，具体涉及数字电路系统中抗单粒子瞬态辐射效应的触发器领域。
【背景技术】
[0002]单粒子瞬态效应(Single Event Transient, SET)是一种由于α粒子束以及中子等等高能粒子束的撞击，诱发的电路内的一种单粒子效应。主要表现为在电路系统中的组合逻辑节点上引发脉冲干扰信号，这种信号经过逻辑路径传输，可能被锁存器或触发器等等存储单元捕获，从而导致数字电路系统软错误的发生。
[0003]随着集成电路设计尺寸的不断降低，节点电容不断减小，特征电压不断降低，同时数字IC系统的时钟频率不断上升，有数据表明，相对而言，SET效应发生概率越来越高，其脉冲干扰信号被IC系统中存储单元捕获从而引发电路软错误的概率也越来越高。
【发明内容】
[0004]本发明为了解决在集成电路设计中，由于单粒子瞬态效应的发生概率越来越高，其脉冲干扰信号被集成电路系统中存储单元捕获导致电路软错误的概率越来越高的问题，提出了抗单粒子瞬态效应的触发器。
[0005]抗单粒子瞬态效应的触发器包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、异或门xorl、异或门xor2、与非门、第一脉冲锁存器、第二脉冲锁存器、第三脉冲锁存器和第四脉冲锁存器，初始信号D同时发送至异或门xorl和第一反相器，初始信号D经第一反相器反相后发送至第三脉冲锁存器，第三脉冲锁存器的输出信号同时发送至异或门xorl和第二反相器，异或门xorl的输出信号P经第三反相器反相后同时发送至第一脉冲锁存器和第二脉冲锁存器，第一脉冲锁存器的输出信号与第二脉冲锁存器的输出信号均发送至与非门，与非门的输出信号check经第四反相器反相后发送至异或门Xor2，第三脉冲锁存器的输出信号经第二反相器反相后发送至第四脉冲锁存器，第四脉冲锁存器的输出信号经第五反相器反相后发送至异或门xor2，异或门xor2的输出信号Q为抗单粒子瞬态效应的触发器的输出信号。
[0006]第一脉冲锁存器、第三脉冲锁存器和第四脉冲锁存器的电路结构相同，所述第一脉冲锁存器包括第一 CMOS传输门、第二 CMOS传输门、第六反相器和第七反相器,第一 CMOS传输门的信号输入端作为第一脉冲锁存器的信号输入端接收外部输入信号，第二 CMOS传输门、第六反相器和第七反相器依次连接构成闭环回路，第二 CMOS传输门的信号输入端作为所述闭环回路的信号输入端接收第一 CMOS传输门的输出信号，第六反相器的信号输出端作为所述闭环回路的信号输出端，且所述闭环回路的输出信号发送至与非门，时钟信号clk_gl和时钟信号clk_gl_n均发送至第一 CMOS传输门和第二 CMOS传输门的时钟信号输入端，用于检测采样第一脉冲锁存器的透明电平控制，且时钟信号clk_gl和时钟信号clk_gl_n 为反相，即 clk_gl=?clk_gl_n。[0007]第二脉冲锁存器包括第三CMOS传输门、第四CMOS传输门、第八反相器和第一或非门，第三CMOS传输门的信号输入端作为第二脉冲锁存器的信号输入端接收外部输入信号，第四CMOS传输门、第八反相器和第一或非门依次连接构成闭环回路，第四CMOS传输门的信号输入端作为所述闭环回路的信号输入端接收第三CMOS传输门的输出信号，第一或非门的信号输入端作为所述闭环回路的信号输出端，且所述闭环回路的输出信号发送至与非门，时钟信号clk_g2和时钟信号clk_g2_n均发送至第三CMOS传输门和第四CMOS传输门的时钟信号输入端，用于检测采样第二脉冲锁存器的透明电平控制，且时钟信号clk_g2和时钟信号clk_g2_n为反相，即clk_g2=?clk_g2_n,时钟信号clk_re发送至第一或非门的一个输入端，用于为第二脉冲锁存器提供高电平复位控制。
[0008]抗单粒子瞬态效应的触发器还包括本地时钟管理单元，所述本地时钟管理单元包括第九反相器、第二或非门、第一延迟电路、第二延迟电路、第一脉冲生成逻辑电路和第二脉冲生成逻辑电路，
[0009]时钟信号elk同时发送至第九反相器和第一延迟电路，时钟信号elk经第九反相器反相后的输出信号为时钟信号clk_n，时钟信号clk_n发送至第二或非门，第一延迟电路对时钟信号elk进行延时处理后输出时钟信号clk_l,时钟信号clk_l同时发送至第二延迟电路和第一脉冲生成逻辑电路，第一脉冲生成逻辑电路对时钟信号clk_l进行脉冲生成处理后输出时钟信号clk_gl和时钟信号clk_gl_n，第二延迟电路对时钟信号clk_l进行延时处理后输出时钟信号clk_2，时钟信号clk_2同时发送至第二或非门和第二脉冲生成逻辑电路，第二脉冲生成逻辑电路对时钟信号clk_2进行脉冲生成处理后输出时钟信号clk_g2和时钟信号clk_g2_n，时钟信号clk_n与时钟信号clk_2经第二或非门计算后输出时钟信号 clk_re,即 clk_re=clk_n ? clk_2。
[0010]第一脉冲生成逻辑电路和第二脉冲生成逻辑电路的电路结构相同，所述第一脉冲生成逻辑电路包括PMOS管、NMOS管、与门、第十反相器和第十一反相器，时钟信号同时发送至与门和PMOS管，PMOS管的输出信号同时发送至与门和NMOS管，与门的输出信号依次经第十反相器和第十一反相器的反相后与NMOS管的输出信号汇聚并输出时钟信号clk_g2和时钟信号clk_g2_n。
[0011]有益效果:本发明提出的抗单粒子瞬态效应的触发器在有效地降低甚至消除单粒子瞬态效应对数字集成电路系统的影响的同时，额外面积消耗较小，时序要求简单，对数字集成电路系统性能影响小；异或门Xorl和x0r2所需要的输入信号的反相信号可以由触发器内部节点提供，不需要添加额外的反相器，从而节约一定的面积消耗。
【专利附图】
【附图说明】
[0012]图1为【具体实施方式】一所述的抗单粒子瞬态效应的触发器的电气原理示意图；
[0013]图2为【具体实施方式】四所述的本地时钟管理电路的电气原理示意图；
[0014]图3为【具体实施方式】六所述的第一脉冲生成逻辑电路23的电气原理示意图；
[0015]图4为一个正常的输入信号以及本发明所述触发器内部节点nodel和node2上形成波形图；
[0016]图5为一个被本发明所述触发器捕获的宽度为L的SET干扰脉冲在节点nodel和node2上形成的波形图；[0017]图6为未被本发明所述触发器捕获的单粒子瞬态效应干扰脉冲在节点nodel和node2上形成的波形图；
[0018]图7为【具体实施方式】六所述的第一脉冲生成逻辑电路23的输出信号波形图；
[0019]图8为【具体实施方式】四所述的本地时钟管理电路的输出信号波形图。
【具体实施方式】
[0020]【具体实施方式】一、结合图1说明本【具体实施方式】，本实施方式所述的抗单粒子瞬态效应的触发器包括第一反相器1、第二反相器2、第三反相器3、第四反相器4、第五反相器
5、异或门xorl、异或门xor2、与非门6、第一脉冲锁存器7、第二脉冲锁存器8、第三脉冲锁存器9和第四脉冲锁存器10，
[0021]初始信号D同时发送至异或门xorl和第一反相器I，初始信号D经第一反相器I反相后发送至第三脉冲锁存器9，第三脉冲锁存器9的输出信号同时发送至异或门xorl和第二反相器2，异或门xorl的输出信号P经第三反相器3反相后同时发送至第一脉冲锁存器7和第二脉冲锁存器8，第一脉冲锁存器7的输出信号与第二脉冲锁存器8的输出信号均发送至与非门6，与非门6的输出信号check经第四反相器4反相后发送至异或门Xor2，第三脉冲锁存器9的输出信号经第二反相器2反相后发送至第四脉冲锁存器10，第四脉冲锁存器10的输出信号经第五反相器5反相后发送至异或门xor2,异或门xor2的输出信号Q为抗单粒子瞬态效应的触发器的输出信号。
[0022]【具体实施方式】二、结合图1说明本【具体实施方式】，本【具体实施方式】与【具体实施方式】一所述的抗单粒子瞬态效应的触发器的区别在于，第一脉冲锁存器7、第三脉冲锁存器9和第四脉冲锁存器10的电路结构相同，所述第一脉冲锁存器7包括第一 CMOS传输门11、第二 CMOS传输门12、第六反相器13和第七反相器14,
[0023]第一 CMOS传输门11的信号输入端作为第一脉冲锁存器7的信号输入端接收外部输入信号，第二 CMOS传输门12、第六反相器13和第七反相器14依次连接构成闭环回路，第二 CMOS传输门12的信号输入端作为所述闭环回路的信号输入端接收第一 CMOS传输门11的输出信号，第六反相器13的信号输出端作为所述闭环回路的信号输出端，且所述闭环回路的输出信号发送至与非门6，时钟信号clk_gl和时钟信号clk_gl_n均发送至第一 CMOS传输门11和第二 CMOS传输门12的时钟信号输入端，用于检测采样第一脉冲锁存器7的透明电平控制，且时钟信号clk_gl和时钟信号clk_gl_n为反相，即clk_gl=?clk_gl_n。
[0024]【具体实施方式】三、结合图1说明本【具体实施方式】，本【具体实施方式】与【具体实施方式】一所述的抗单粒子瞬态效应的触发器的区别在于，第二脉冲锁存器8包括第三CMOS传输门15、第四CMOS传输门16、第八反相器17和第一或非门18，
[0025]第三CMOS传输门15的信号输入端作为第二脉冲锁存器8的信号输入端接收外部输入信号，第四CMOS传输门16、第八反相器17和第一或非门18依次连接构成闭环回路,第四CMOS传输门16的信号输入端作为所述闭环回路的信号输入端接收第三CMOS传输门15的输出信号，第一或非门18的信号输入端作为所述闭环回路的信号输出端，且所述闭环回路的输出信号发送至与非门6，时钟信号clk_g2和时钟信号clk_g2_n均发送至第三CMOS传输门15和第四CMOS传输门16的时钟信号输入端，用于检测采样第二脉冲锁存器8的透明电平控制，且时钟信号clk_g2和时钟信号clk_g2_n为反相，即clk_g2=?clk_g2_n,时钟信号clk_re发送至第一或非门18的一个输入端，用于为第二脉冲锁存器8提供高电平复位控制。
[0026]【具体实施方式】四、结合图2说明本【具体实施方式】，本【具体实施方式】与【具体实施方式】一、二或三所述的抗单粒子瞬态效应的触发器的区别在于，它还包括本地时钟管理单元，所述本地时钟管理单元包括第九反相器19、第二或非门20、第一延迟电路21、第二延迟电路22、第一脉冲生成逻辑电路23和第二脉冲生成逻辑电路24，
[0027]时钟信号elk同时发送至第九反相器19和第一延迟电路21，时钟信号elk经第九反相器19反相后的输出信号为时钟信号clk_n,时钟信号clk_n发送至第二或非门20,第一延迟电路21对时钟信号elk进行延时处理后输出时钟信号clk_l,时钟信号clk_l同时发送至第二延迟电路22和第一脉冲生成逻辑电路23，第一脉冲生成逻辑电路23对时钟信号clk_l进行脉冲生成处理后输出时钟信号clk_gl和时钟信号clk_gl_n,第二延迟电路22对时钟信号clk_l进行延时处理后输出时钟信号clk_2,时钟信号clk_2同时发送至第二或非门20和第二脉冲生成逻辑电路24，第二脉冲生成逻辑电路24对时钟信号clk_2进行脉冲生成处理后输出时钟信号clk_g2和时钟信号clk_g2_n,时钟信号clk_n与时钟信号clk_2经第二或非门20计算后输出时钟信号clk_re,即clk_re=clk_n ? clk_2。
[0028]本实施方式中，第一延迟电路21和第二延迟电路22均由反相器链构成，用于提供时钟延迟，与第一脉冲生成逻辑电路23和第二脉冲生成逻辑电路24共同提供第一脉冲锁存器7、第二脉冲锁存器8、第三脉冲锁存器9和第四脉冲锁存器10所需要的不同透明电平。
[0029]本实施方式中，时钟信号elk和时钟信号clk_n用于检测米样第三脉冲锁存器9和第四脉冲锁存器10的透明电平控制，且时钟信号elk与时钟信号clk_n为互补关系，即elk=~clk_n。
[0030]【具体实施方式】五、结合图3说明本【具体实施方式】，本【具体实施方式】与【具体实施方式】四所述的抗单粒子瞬态效应的触发器的区别在于，第一脉冲生成逻辑电路23和第二脉冲生成逻辑电路24的电路结构相同，所述第一脉冲生成逻辑电路23包括PMOS管25、NM0S管26、与门27、第十反相器28和第十一反相器29，
[0031]时钟信号同时发送至与门27和PMOS管25，PMOS管25的输出信号同时发送至与门27和NMOS管26，与门27的输出信号依次经第十反相器28和第十一反相器29的反相后与NMOS管26的输出信号汇聚并输出时钟信号clk_g2和时钟信号clk_g2_n。
[0032]本实施方式中，第一脉冲生成逻辑电路23和第二脉冲生成逻辑电路24均用于在时钟上升沿生成短脉冲，短脉冲宽度由与门27和反相器链决定，可适当增加或减小反相器的个数以调整短脉冲宽度的大小，输出信号的波形图如图7所示。
[0033]如图4所示为一个正常的输入信号以及本发明所述触发器内部节点nodel和node2上形成波形图，图5为一个被本发明所述触发器捕获的宽度为L的SET干扰脉冲在节点nodel和node2上形成的波形图。图4和图5的两条虚线分别代表第一脉冲锁存器7、第二脉冲锁存器8的米样时间点，以时钟上升沿为参考，第一次米样时间为tl,第二次米样时间为t2，要求:tl-t2≥L且tl≥L ;输出信号P表示初始信号D与节点nodel上的信号经由异或门xorl产生的信号，则在图3中的两个采样点，初始信号D和节点nodel上的信号的逻辑电平分别为11，11，则？1=?2=0，表示接收信号正常，在图5，初始信号D和节点nodel上的信号的逻辑电平分别为01，01，则P1=P2=1，表示接收到干扰脉冲信号。
[0034]当输入信号收到单粒子瞬态脉冲干扰，但是未在时钟边沿被触发器捕获，以图6波形为例，此时，初始信号D和节点nodel上的信号的逻辑电平分别为10，00，则Pl=l，P2=0,同理，当P1=0，P2=l时，亦表示有干扰脉冲信号，但未被触发器捕获，从而没有引发软错误。
[0035]所以，当Pl=I且P2=l时，以check=Pl&P2,则可以通过check判定是否有单粒子瞬态干扰脉冲并且被触发器捕获，然后通过异或逻辑关系输出正确的状态。
[0036]图8本地时钟管理电路中各输出信号波形图，本地时钟管理电路作为一个共享单元，为数字集成电路系统以及本发明所述的触发器提供所需要的各种全局和半全局信号。
[0037]其中，clk_re为第二脉冲锁存器8提供高电平复位控制，从而为单粒子瞬态效应判断信号check提供周期性的复位，以减弱在发生并且判断一次单粒子瞬态效应事件之后下一个时钟周期接收正常信号时由check信号恢复延迟导致的毛刺。
[0038]本发明所涉及的触发器为保证正常功能，需要所应用的逻辑路径下的污染延迟Tcd满足:Tcd>t2+t_pulse,其中，t_pulse为短脉冲宽度。
【权利要求】
1.抗单粒子瞬态效应的触发器，其特征在于，它包括第一反相器(I)、第二反相器(2)、第三反相器(3)、第四反相器(4)、第五反相器(5)、异或门(xorl)、异或门(xor2)、与非门(6)、第一脉冲锁存器(7)、第二脉冲锁存器(8)、第三脉冲锁存器(9)和第四脉冲锁存器(10)， 初始信号D同时发送至异或门(xorl)和第一反相器(1)，初始信号D经第一反相器(O反相后发送至第三脉冲锁存器(9)，第三脉冲锁存器(9)的输出信号同时发送至异或门(xorl)和第二反相器(2)，异或门(xorl)的输出信号P经第三反相器(3)反相后同时发送至第一脉冲锁存器(7)和第二脉冲锁存器(8)，第一脉冲锁存器(7)的输出信号与第二脉冲锁存器(8)的输出信号均发送至与非门(6)，与非门(6)的输出信号check经第四反相器(4)反相后发送至异或门(xor2)，第三脉冲锁存器(9)的输出信号经第二反相器(2)反相后发送至第四脉冲锁存器(10)，第四脉冲锁存器(10)的输出信号经第五反相器(5)反相后发送至异或门(xor2)，异或门(xor2)的输出信号Q为抗单粒子瞬态效应的触发器的输出信号。
2.根据权利要求1所述的抗单粒子瞬态效应的触发器，其特征在于，第一脉冲锁存器(7)、第三脉冲锁存器(9)和第四脉冲锁存器(10)的电路结构相同，所述第一脉冲锁存器(7)包括第一 CMOS传输门(11)、第二 CMOS传输门(12)、第六反相器(13)和第七反相器(14)， 第一 CMOS传输门(11)的信号输入端作为第一脉冲锁存器(7)的信号输入端接收外部输入信号，第二 CMOS传输门(12)、第六反相器(13)和第七反相器(14)依次连接构成闭环回路，第二 CMOS传输门(12)的信号输入端作为所述闭环回路的信号输入端接收第一 CMOS传输门(11)的输出信号，第六反相器(13)的信号输出端作为所述闭环回路的信号输出端，且所述闭环回路的输出信号发送至与非门(6)，时钟信号clk_gl和时钟信号clk_gl_n均发送至第一 CMOS传输门(11)和第二 CMOS传输门(12)的时钟信号输入端,用于检测米样第一脉冲锁存器(7)的透明电平控制，且时钟信号clk_gl和时钟信号clk_gl_n为反相，即clk_gl=~clk_gl_n。
3.根据权利要求1所述的抗单粒子瞬态效应的触发器，其特征在于，第二脉冲锁存器(8)包括第三CMOS传输门(15)、第四CMOS传输门(16)、第八反相器(17)和第一或非门(18)， 第三CMOS传输门(15)的信号输入端作为第二脉冲锁存器(8)的信号输入端接收外部输入信号，第四CMOS传输门(16)、第八反相器(17)和第一或非门(18)依次连接构成闭环回路，第四CMOS传输门(16)的信号输入端作为所述闭环回路的信号输入端接收第三CMOS传输门(15)的输出信号，第一或非门(18)的信号输入端作为所述闭环回路的信号输出端，且所述闭环回路的输出信号发送至与非门(6)，时钟信号clk_g2和时钟信号clk_g2_n均发送至第三CMOS传输门(15)和第四CMOS传输门(16)的时钟信号输入端,用于检测米样第二脉冲锁存器(8)的透明电平控制，且时钟信号clk_g2和时钟信号clk_g2_n为反相，即clk_g2=~clk_g2_n,时钟信号clk_re发送至第一或非门(18)的一个输入端,用于为第二脉冲锁存器(8)提供高电平复位控制。
4.根据权利要求1所述的抗单粒子瞬态效应的触发器，其特征在于，它还包括本地时钟管理单元，所述本地时钟管理单元包括第九反相器(19)、第二或非门(20)、第一延迟电路(21)、第二延迟电路(22)、第一脉冲生成逻辑电路(23)和第二脉冲生成逻辑电路(24)，时钟信号elk同时发送至第九反相器(19)和第一延迟电路(21)，时钟信号elk经第九反相器(19)反相后的输出信号为时钟信号clk_n,时钟信号clk_n发送至第二或非门(20),第一延迟电路(21)对时钟信号elk进行延时处理后输出时钟信号clk_l,时钟信号clk_l同时发送至第二延迟电路(22)和第一脉冲生成逻辑电路(23)，第一脉冲生成逻辑电路(23)对时钟信号clk_l进行脉冲生成处理后输出时钟信号clk_gl和时钟信号clk_gl_n，第二延迟电路(22)对时钟信号clk_l进行延时处理后输出时钟信号clk_2，时钟信号clk_2同时发送至第二或非门(20)和第二脉冲生成逻辑电路(24)，第二脉冲生成逻辑电路(24)对时钟信号clk_2进行脉冲生成处理后输出时钟信号clk_g2和时钟信号clk_g2_n,时钟信号clk_n与时钟信号clk_2经第二或非门(20)计算后输出时钟信号clk_re，即clk_re=clk_n ? clk_2。
5.根据权利要求4所述的抗单粒子瞬态效应的触发器，其特征在于，第一脉冲生成逻辑电路(23)和第二脉冲生成逻辑电路(24)的电路结构相同，所述第一脉冲生成逻辑电路(23)包括PMOS管(25)、NMOS管(26)、与门(27)、第十反相器(28)和第十一反相器(29)， 时钟信号同时发送至与门(27 )和PMOS管(25 )，PMOS管(25 )的输出信号同时发送至与门(27)和NMOS管(26)，与门(27)的输出信号依次经第十反相器(28)和第十一反相器(29)的反相后与NMOS管(26 )的输出信号汇聚并输出时钟信号clk_g2和时钟信号clk_g2_n。
【文档编号】H03K3/02GK103812472SQ201410074893
【公开日】2014年5月21日 申请日期:2014年3月3日 优先权日:2014年3月3日
【发明者】肖立伊, 赵强, 郭靖, 李林哲, 杨静 申请人:哈尔滨工业大学