显示器接口、操作方法以及包括所述显示器接口的装置制造方法
【专利摘要】本发明公开了一种源极驱动器集成电路(IC)，其包括：逻辑电路，其配置为接收包括数据、指示压缩或未压缩数据的压缩码和时钟信号的传输数据包，解译压缩码，并且基于解译结果产生睡眠模式使能信号；以及时钟信号恢复电路，其配置为响应于睡眠模式使能信号启动压控延迟线和电压控制器振荡器之一。
【专利说明】显示器接口、操作方法以及包括所述显示器接口的装置
[0001]相关申请的交叉引用
[0002]本申请要求于2013年3月5日提交的韩国专利申请N0.10-2013-0023453的优先权，该申请的内容以引用方式全文并入本文中。
【技术领域】
[0003]本发明构思的实施例涉及一种显示器接口，并且更具体地说，涉及这样一种显示器接口:其在两根相邻的线之间对线数据进行比较，并且根据比较结果压缩将被传输的数据或者解压已压缩的数据，并且涉及包括所述显示器接口的显示装置。
【背景技术】
[0004]随着诸如笔记本计算机和平板个人计算机(PC)之类的移动装置的显示器尺寸的增大以及显示器分辨率的增大，显示器接口的操作速度应该相似地增加，并且其功耗应该降低。当通过显示器接口传输的显示数据的量增加时，显示器接口的功耗也增大。
【发明内容】
[0005]在以下描述中将在某种程度上阐述本发明总体构思的额外特征和用途，并且所述特征和用途通过说明书将在某种程度上变得明显，或者通过本发明总体构思的实践可以在某种程度上学习到所述特征和用途。
[0006]可通过提供一种时序控制器来实现本发明构思的以上和/或其它特征和用途，所述时序控制器包括:逻辑电路，其配置为将先前线数据与当前线数据进行比较，基于比较结果压缩所述当前线数据，并且产生传输数据包，所述传输数据包包括指示压缩或未压缩所述当前线数据的压缩码、压缩的数据和睡眠数据；以及发送器，其配置为发送所述传输数据包。
[0007]所述逻辑电路可包括:线数据比较器，其配置为将所述先前线数据与所述当前线数据进行比较并且基于比较结果产生所述压缩码；以及数据产生电路，其配置为基于所述压缩码压缩所述当前线数据，并产生所述传输数据包。
[0008]所述逻辑电路可配置为产生所述压缩的数据，所述压缩的数据包括基于比较结果检测到的多个改变的像素和像素的像素数据。
[0009]所述逻辑电路可配置为当发送所述睡眠数据时产生发送器睡眠模式使能信号，并且所述发送器响应于所述发送器睡眠模式使能信号而不启动。
[0010]本发明构思的以上和/或其它特征和用途还提供了一种源极驱动器集成电路(IC)，包括:逻辑电路，其配置为接收包括数据、指示压缩或未压缩所述数据的压缩码和时钟信号的传输数据包，解译所述压缩码，并且基于解译结果产生睡眠模式使能信号；以及时钟信号恢复电路，其配置为响应于所述睡眠模式使能信号启动压控延迟线或者电压控制器振荡器。
[0011]所述压控延迟线可配置为响应于指示未压缩所述数据的睡眠模式使能信号产生多个第一恢复时钟信号，并且所述电压控制器振荡器可配置为响应于指示压缩所述数据的睡眠模式使能信号产生多个第二恢复时钟信号。
[0012]所述源极驱动器IC还可包括控制电压保持电路，其配置为当启动所述电压控制器振荡器时将恒定控制电压供应至所述电压控制器振荡器。
[0013]所述电压控制器振荡器可配置为共享所述压控延迟线的一部分。
[0014]所述源极驱动器IC还可包括:基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号；相位频率检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；控制电压产生电路，其配置为响应于从所述相位频率检测器输出的至少一个控制信号产生控制电压，所述控制电压被供应至所述压控延迟线；以及控制电压保持电路，其配置为响应于所述睡眠模式使能信号保持所述控制电压恒定。
[0015]可替换地，所述源极驱动器IC还可包括:基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号；开关式相位检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；以及控制电压供应电路，其配置为响应于从所述开关式相位检测器输出的至少一个控制信号产生计数值，基于所述计数值产生控制电压，并且将所述控制电压供应至所述压控延迟线。
[0016]可替换地，所述源极驱动器IC还可包括:基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号；时间数字转换器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；数字环路滤波器，其连接至所述时间数字转换器；以及控制电压供应电路，其配置为基于从所述数字环路滤波器输出的控制码产生控制电压，并且将所述控制电压供应至所述压控延迟线。
[0017]所述时钟信号恢复电路可包括选择电路，其配置为响应于所述睡眠模式使能信号输出所述压控延迟线的恢复时钟信号或者所述电压控制器振荡器的恢复时钟信号。
[0018]所述逻辑电路可配置为基于从所述压控延迟线和所述电压控制器振荡器之一输出的恢复时钟信号从所述数据恢复显示数据。
[0019]所述压控延迟线可包括串联连接的多个压控延迟线单元。所述时钟信号恢复电路可包括:反相器，其配置为接收所述多个压控延迟线单元中的一个的输出信号；以及选择电路，其配置为响应于所述睡眠模式使能信号将基于所述时钟信号产生的基准时钟信号和所述反相器的输出信号之一施加至第一压控延迟线单元。所述电压控制器振荡器可包括所述多个压控延迟线单元中的一部分和所述反相器。
[0020]本发明构思的以上和/或其它特征和用途还提供了一种显示装置，包括:显示面板；以及源极驱动器1C，其配置为基于显示数据对所述显示面板进行驱动。所述源极驱动器IC可包括:逻辑电路，其配置为接收具有数据、指示压缩或未压缩所述数据的压缩码和时钟信号的传输数据包，解译所述压缩码，并且基于解译结果产生睡眠模式使能信号；以及时钟信号恢复电路，其配置为响应于所述睡眠模式使能信号启动压控延迟线或电压控制器振荡器。所述逻辑电路可配置为基于从所述压控延迟线或所述电压控制器振荡器输出的恢复时钟信号从所述数据中恢复所述显示数据。
[0021]所述压控延迟线可包括串联连接的多个压控延迟线单元。所述时钟信号恢复电路可包括:反相器，其配置为接收所述多个压控延迟线单元中的一个的输出信号；以及选择电路，其配置为响应于所述睡眠模式使能信号将基于所述时钟信号产生的基准时钟信号或所述反相器的输出信号施加至第一压控延迟线单元。所述电压控制器振荡器可包括所述多个压控延迟线单元中的一部分和所述反相器。
[0022]所述压控延迟线可配置为响应于指示未压缩所述数据的睡眠模式使能信号产生恢复时钟信号，并且所述电压控制器振荡器配置为响应于指示压缩所述数据的睡眠模式使能信号产生恢复时钟信号。
[0023]所述显示装置还可包括控制电压保持电路，其配置为响应于所述睡眠模式使能信号将恒定的控制电压供应至所述电压控制器振荡器。
[0024]所述电压控制器振荡器可配置为共享所述压控延迟线的一部分。
[0025]所述显示装置还可包括:基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号；相位频率检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；控制电压产生电路，其配置为响应于从所述相位频率检测器输出的至少一个控制信号产生控制电压，所述控制电压被供应至所述压控延迟线；以及控制电压保持电路，其配置为响应于所述睡眠模式使能信号保持所述控制电压恒定。
[0026]可替换地，所述显示装置还可包括:基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号；开关式相位检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；以及控制电压供应电路，其配置为响应于从所述开关式相位检测器输出的至少一个控制信号产生计数值、基于所述计数值产生控制电压、并且将所述控制电压供应至所述压控延迟线。
[0027]可替换地，所述显示装置还可包括:基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号；时间数字转换器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；数字环路滤波器，其连接至所述时间数字转换器；以及控制电压供应电路，其配置为基于从所述数字环路滤波器输出的控制码产生控制电压，并且将所述控制电压供应至所述压控延迟线。
[0028]所述显示装置可为移动设备。
[0029]本发明构思的以上和/或其它特征和用途还提供了一种操作显示器接口的方法，所述方法包括步骤:将先前线数据与当前线数据进行比较；基于比较结果产生指示压缩或未压缩所述当前线数据的压缩码；基于所述压缩码压缩所述当前线数据；产生包括所述压缩码、压缩的数据和睡眠数据的传输数据包；以及通过通道发送所述传输数据包。
[0030]所述方法还可包括步骤:通过所述通道接收所述传输数据包；解译包括在所述传输数据包中的所述压缩码；基于解译结果产生睡眠模式使能信号；以及响应于所述睡眠模式使能信号启动压控延迟线或者电压控制器振荡器。
[0031]本发明构思的以上和/或其它特征和用途还提供了一种集成电路，其包括:电路，其配置为压缩用于显示装置的线数据，并且产生包括编码的数据包，所述编码具有压缩状态指示和关于睡眠模式的信息；以及发送器，其配置为发送所述数据包。
[0032]所述压缩状态可为未压缩的状态。
[0033]所述压缩状态可为通过改变的像素信息编码(CPIE)方法和行程长度编码(RLE)方法中的至少一种方法来进行压缩的状态。
[0034]本发明构思的以上和/或其它特征和用途还提供了一种操作显示器接口的方法，所述方法包括步骤:压缩用于显示器的当前线数据；以及产生包括当前线数据和编码的数据包，所述编码具有压缩状态指示和关于睡眠模式的信息。
[0035]所述方法还可包括发送所述数据包。
[0036]所述压缩的步骤可包括将当前线数据与先前线数据进行比较。
[0037]所述数据包还可包括被配置为在所述睡眠模式期间发送的数据。
[0038]本发明构思的以上和/或其它特征和用途还提供了一种集成电路，包括:第一电路，其配置为接收包括关于睡眠模式的信息的数据包，并且响应于所述信息产生信号；以及第二电路，其配置为响应于所述信号启动压控延迟线和电压控制器振荡器之一。
[0039]所述压控延迟线可包括第一压控延迟线和第二压控延迟线，并且所述电压控制器振荡器可包括所述第一压控延迟线和反相器。
[0040]本发明构思的以上和/或其它特征和用途还提供了一种操作时序控制器的方法，包括步骤:接收包括关于睡眠模式的信息的数据包；响应于所述信息产生信号；以及响应于所述信号启动压控延迟线和电压控制器振荡器之一。
[0041]所述方法还可包括步骤:利用所述压控延迟线和所述电压控制器振荡器之一产生时钟信号；以及利用所述时钟信号来从所述数据包恢复数据。
[0042]所述关于睡眠模式的信息可被包括在编码中，并且所述编码还可包括所述数据包中的数据的压缩状态指示。
[0043]所述数据包还可包括被配置为在所述睡眠模式期间发送的数据。
【专利附图】
【附图说明】
[0044]从以下结合附图对实施例的描述中，本发明总体构思的这些和/或其它特征和用途将变得清楚和更加容易理解，图中:
[0045]图1是示出根据本发明构思的实施例的显示模块的框图；
[0046]图2是示出图1所示的时序控制器和源极驱动器集成电路(IC)的示例的示意性框图；
[0047]图3是示出根据本发明构思的实施例的时序控制器的示意性框图:
[0048]图4A至图4C是示出根据本发明构思的实施例的数据包的示图；
[0049]图5A和图5B是示出根据本发明构思的实施例的包括压缩码的数据包的示图；
[0050]图6是示出根据本发明构思的实施例的压缩算法的示图；
[0051]图7A至图7C是示出根据本发明构思的多个实施例的数据包的示图；
[0052]图8A至图SC是示出根据本发明构思的多个实施例的传输数据包的示图；
[0053]图9是示出根据本发明构思的实施例的时钟信号数据恢复(CDR)电路的示意性框图；
[0054]图10是示出图9所示的CDR电路的操作的示例的时序图；
[0055]图11是示出图9所示的基准时钟产生电路的操作信号的示例的时序图；
[0056]图12是示出图9所示的基准时钟产生电路的示例的示意性框图；
[0057]图13是示出图9所示的时钟信号恢复电路的示例的电路图；
[0058]图14是示出图13所示的时钟信号恢复电路的操作的示例的时序图；
[0059]图15至图17是示出根据本发明构思的多个实施例的CDR电路的示意性框图；
[0060]图18是示出图17所示的数模转换器(DAC)的示例的电路图；[0061]图19和图20是示出根据本发明构思的多个实施例的CDR电路的示意性框图；
[0062]图21是示出根据本发明构思的实施例的时序控制器的操作的流程图；
[0063]图22是示出根据本发明构思的实施例的CDR电路以及逻辑电路和驱动模块的操作的流程图；
[0064]图23是示出根据本发明构思的实施例的时序控制器的示意性框图；
[0065]图24A和图24B是示出图1所示的显示面板的像素结构的示例的示图；
[0066]图25是示出图1所示的源极驱动器IC的驱动器单元阵列的示例的示意图；以及
[0067]图26是示出根据本发明构思的实施例的包括显示模块的显示装置的框图。
【具体实施方式】
[0068]现在将详细描述本发明总体构思的实施例，其示例示于附图中，其中相同的附图标记始终表示相同的元件。下面描述实施例以在参照附图的同时解释本发明总体构思。
[0069]然而，本发明总体构思可按照许多不同的形式实现，并且不应理解为限于本文所阐述的实施例。相反，提供这些实施例是为了使得本发明将是彻底和完整的，并将把本发明的范围完全传递给本领域技术人员。在附图中，为了清楚起见，层和区的尺寸和相对尺寸可夸大。
[0070]应该理解，当一个元件被称作“连接”或“结合”至另一元件时，所述一个元件可直接连接或结合至所述另一元件，或者可存在中间元件。相反，当一个元件被称作“直接连接”或“直接结合”至另一元件时，则不存在中间元件。如本文所用，术语“和/或”包括一个或多个相关所列项的任何和所有组合，并且可简写为“/”。
[0071]应该理解，虽然本文可使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本发明的教导的情况下，第一信号可被称作第二信号，并且相似地，第二信号也可被称作第一信号。
[0072]本文所用的专用术语仅是为了描述特定实施例的目的，并且不旨在限制本发明总体构思。如本文所用，除非上下文另外明确指出，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当本说明书使用术语“包括”、“包括……的”、“包含”和“包含……的”时，指存在所列特征、区域、整数、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、区域、整数、步骤、操作、元件、组件和/或它们的组。
[0073]除非另外定义，否则本文所用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关领域的语境和/或本申请的上下文中的含义一致的含义，并且不应按照过于理想化或过于正式的含义解释它们，除非本文明确地进行了这样的限定。
[0074] 在下面描述的实施例中，显示器接口包括时序控制器和/或源极驱动器集成电路(IC)。时序控制器可压缩图像数据，并可产生包括压缩码的传输数据包，所述压缩码指示压缩或未压缩图像数据。源极驱动器IC可解译包括在传输数据包中的压缩码，可根据解译结果利用压控延迟线或压控振荡器产生恢复时钟信号，并可利用恢复时钟信号解压被压缩的数据。[0075]图1是示出根据本发明构思的实施例的显示模块100的框图。
[0076]显示模块100可包括时序控制器110、功率管理集成电路(PMIC) 120、多个源极驱动器集成电路(IC) 130-1至130-S(其中S是自然数)、多个栅极驱动器集成电路(IC) 140-1至140-G(其中G是自然数)和显示面板150。
[0077]时序控制器110可控制源极驱动器IC130-1至130-S和栅极驱动器IC140-1至140-G的操作。时序控制器110可将先前线数据与当前线数据进行比较，可基于比较结果压缩当前线数据，并可通过通道将传输数据包发送至源极驱动器IC130-1至130-S，传输数据包可包括指示压缩或未压缩当前线数据的压缩码、压缩的数据和睡眠数据)。
[0078]睡眠数据可为直流(DC)电平的一组数据，例如，不切换(toggle)的低电平或者信号。因此，可在睡眠模式下或在睡眠周期中发送睡眠数据，并且时序控制器110的功耗可因此而降低。
[0079]PMIC120可将必要的操作电压供应至时序控制器110、源极驱动器IC130-1至130-S和栅极驱动器IC140-1至140-G。源极驱动器IC130-1至130-S和栅极驱动器IC140-1至140-G可驱动包括在显示面板150中的多个像素。
[0080]图2是示出图1所示的时序控制器110和源极驱动器IC130-1的示例的示意性框图。图3是示出根据本发明构思的一些实施例的时序控制器110的示意性框图。参照图2和图3，时序控制器110可包括锁相回路(PLL) 111、逻辑电路113和发送器115。
[0081]PLLlll可将时钟信号CLK施加至逻辑电路113和发送器115。
[0082]逻辑电路113可逐像素地将原始显示数据ODATA中的先前线数据与原始显示数据ODATA中的当前线数据进行比较，可基于比较结果压缩当前线数据，并可将传输数据包DIN发送至发送器115，传输数据包DIN可包括指示压缩或未压缩当前线数据的压缩码CPRS、压缩的数据和睡眠数据。作为逻辑电路113的一个示例，逻辑电路113A可包括第一线缓冲器113-1、第二线缓冲器113-3、线数据比较器113-5和数据产生电路113-7A。
[0083]第一线缓冲器113-1可存储第(K-1)个线数据，即，原始显示数据ODATA中的先前线数据。第二线缓冲器113-3可存储第K个线数据，即，原始显示数据ODATA中的当前线数据。
[0084]线数据比较器113-5可逐像素地将先前线数据与当前线数据进行比较，并可产生指示压缩或未压缩当前线数据的压缩码CPRS，并可产生与当前线数据相关的数据(下文中，称作“相关数据”)DATA。
[0085]压缩码CPRS可包括指示压缩或未压缩的仅一个比特。可替换地，压缩码CPRS可包括指示压缩或未压缩与压缩方法或算法二者的两个或更多个比特。可替换地，压缩码CPRS可包括含有对压缩或未压缩、压缩算法和额外信息(例如，关于图25中的开关信号SB的信息)的指示的多个比特。
[0086]在下文中，为了清楚起见并保持描述简单，假设压缩码CPRS包括指示压缩或未压缩与压缩算法二者的两个比特。相关数据DATA可为当前线数据、压缩所需的当前线数据的一部分或被压缩的当前线数据。
[0087]数据产生电路113-7A通过使用压缩码CPRS、时钟信号CLK和相关数据DATA可产生其中可嵌入时钟信号CLK的传输数据包DIN。
[0088]作为发送器115的一个示例，发送器115A可响应于时钟信号CLK将传输数据包DIN转换为差分信号，并且可通过通道101将差分信号发送至源极驱动器IC130-1。此时，通道101可为介质，例如可发送差分信号的信号线。
[0089]源极驱动器IC130-1至130-S中的每一个可具有彼此基本相同的结构。因此，描述源极驱动器IC130-1的结构和操作。源极驱动器IC130-1可包括接收器模拟前端(RXAFE) 131、时钟信号数据恢复(CDR)电路133和逻辑电路和驱动模块137。
[0090]RXAFE131可从通过通道101接收到的差分信号中恢复传输数据包DIN。响应于选择信号，即睡眠模式使能信号SLP，CDR电路133可通过使用可包括在例如时钟信号恢复电路135中的压控延迟线(VCDL)和电压控制器振荡器(VCO)之一产生多个恢复时钟信号CK。
[0091]逻辑电路和驱动模块137可解译通过⑶R电路133输出的延迟的数据包DDATA中含有的压缩码CPRS，可根据解译结果产生睡眠模式使能信号SLP，并可通过使用由⑶R电路133产生的恢复时钟信号CK恢复从时序控制器110发送的数据。
[0092]逻辑电路和驱动模块137可向显示面板150驱动已恢复的数据。换句话说，逻辑电路和驱动模块137可执行逻辑电路的功能(通过利用从CDR电路133输出的恢复时钟信号CK来恢复从时序控制器110发送的数据)和驱动模块的功能(向显示面板150驱动已恢复的数据)二者。
[0093]图4A至4C是示出根据本发明构思的实施例的数据包的示图。图5A和图5B是示出根据本发明构思的实施例的包括压缩码CPRS的数据包的示图。
[0094]图4A示出了常规时序控制器产生的数据包的示例。图4B示出了时序控制器110产生的数据包的一个示 例。图4C示出了时序控制器110产生的数据包的另一个示例。
[0095]参照图4A至图4C,第一字段SOL可为线起始(start_of-line)字段,其包括数据传输的起始的通知样式。第二字段CONFIG可为构造字段，其包括包构造数据。压缩码CPRS可包含在第二字段CONFIG中。
[0096]第三字段可为压缩显示数据字段，其包括压缩的显示数据。第四字段WAIT可为等待字段，为接收器等待时间设置该字段。第五字段SLEEP可为睡眠状态字段，并且可不包含数据。可在第五字段SLEEP期间发送睡眠数据。因此，第五字段和睡眠数据均可由SLEEP表示。第六字段HBP可为空白时间字段(例如，水平空白周期)，并可表示显示数据的终止。
[0097]传输数据包DIN可选择性地包括第四字段WAIT和第六字段HBP。图4B和图4C所示的传输数据包DIN可为示例。如图4A至图4C所示，数据包可具有相同的线时间，即，相同的第K个线时间。
[0098]图5A示出了用于正常的显示数据的数据包格式的示例。图4A中示出的数据包可对应于图5A中示出的数据包格式。图5B示出了用于压缩的显示数据的数据包格式的示例。图4B中示出的传输数据包DIN可对应于图5B中示出的数据包格式。
[0099]第二字段CONFIG可含有压缩码CPRS〈1: 0>。例如，2b’00的压缩码CPRS〈1: 0>可表示包括正常的显示数据(即，未压缩的当前线数据)的数据包的传输。例如，2b’01的压缩码CPRS〈1: 0>可表示包括已利用第一压缩算法(例如，改变的像素信息编码(CPIE))压缩的显示数据的数据包的传输。
[0100]例如，213’10的压缩码0?1?〈1: 0>可表示包括已利用第二压缩算法(例如，行程长度编码(RLE))压缩的显示数据的数据包的传输。
[0101]例如，213’11的压缩码0?1?〈1: 0>可表示包括已利用第三压缩算法(例如，CPIE和RLE的组合)压缩的显示数据的数据包的传输。
[0102]提及的三种压缩算法可为示例。可例如按照制造商的选择来选择压缩当前线数据的算法。根据压缩码CPRS〈1: 0>，数据产生电路113-7A可产生包括未压缩的当前线数据的传输数据包DIN或者包括已利用选自多个压缩算法的算法压缩的数据的传输数据包DIN。
[0103]图6是示出根据本发明构思的实施例的压缩算法的示图。
[0104]参照图6，当第一线数据为“AAAAABBBBBCCCCC”时，数据产生电路113-7A可根据CPIE输出“AAAAABBBBBCCCCC”。当第二线数据为“AAAABBBBBCCCCCC”时，数据产生电路113-7A 可根据 CPIE 输出 “5B10C”。
[0105]换句话说，当将第一线数据与第二线数据进行比较时，“5B10C”可表示第五像素数据改变为“B”，并且第十像素数据改变为C。根据CPIE和RLE的组合产生的“8A213A1”可表示从第八像素数据开始的两个像素数据改变为A，并且从第十三像素数据开始的一个像素数据改变为A。
[0106]图7A至图7C是示出根据本发明构思的多个实施例的数据包的示图。图7A示出了包括未压缩的显示数据的传输数据包DIN的示例。传输数据包DIN可包括例如未压缩的显示数据和水平空白周期HBP。
[0107]图7B示出了包括压缩的显示数据⑶D和睡眠数据SLEEP的传输数据包DIN的一个示例。传输数据包DIN可包括例如压缩的显示数据CDD、睡眠数据SLEEP和水平空白周期HBP。
[0108]图7C示出了包括压缩的显示数据⑶D和睡眠数据SLEEP的传输数据包DIN的另一个示例。传输数据包DIN可包括例如压缩的显示数据⑶D和睡眠数据SLEEP。
[0109]图8A至图SC是示出根据本发明构思的多个实施例的传输数据包DIN的示图。
[0110]图8A示出了包括时钟信号CLK和显示数据的正常传输数据包DIN的示例。显示数据可包括例如24个比特RGB像素数据。可在例如两个相邻的时钟信号CLK之间插入12个比特数据。例如，第一个八比特可为红色(R)像素数据，第二个八比特可为绿色(G)像素数据，并且第三个八比特可为蓝色(B)像素数据。
[0111]图SB示出了包括基于先前线数据与当前线数据的比较结果检测到的多个改变的像素和像素的像素数据的传输数据包DIN的示例。换句话说，图SB示出了当仅一部分当前线数据与先前线数据不同时的传输数据包DIN。
[0112]例如，与先前线数据相比，当前线数据中的仅第30个和第50个像素的像素数据改变时，逻辑电路113可产生包括各个改变的像素和各个像素的像素数据的编号IPN和2PN的传输数据包DIN。因此，可压缩当前线数据。
[0113]参照图SC，当先前线数据与当前线数据完全相同时，逻辑电路113可产生例如包括预定编号TON、时钟信号CLK和睡眠数据SLEEP的传输数据包DIN。因此，可压缩当前线数据。
[0114]图9是示出根据本发明构思的实施例的时钟信号数据恢复(CDR)电路133A的示意性框图。图10是示出图9所示的CDR电路133A的操作的示例的时序图。
[0115]参照图2和图9 ADR电路133A可为图2所示的⑶R电路133的一个示例。⑶R电路133A可包括基准时钟产生电路210、相位频率检测器(PFD) 230、控制电压产生电路250、锁定检测器270和时钟信号恢复电路135。在下文中，为了清楚起见并有利于描述，在图9、图15、图16和图17中，分别将逻辑电路和驱动模块137与⑶R电路133A、133B、133C和133D 一起示出。
[0116]基准时钟产生电路210可延迟传输数据包DIN并可将延迟的数据包DDATA发送至逻辑电路和驱动模块137。响应于低电平的锁定检测信号LD，基准时钟产生电路210还可输出包括在传输数据包DIN中的时钟信号CLK作为基准时钟信号CKKEF。
[0117]响应于高电平的锁定检测信号LD，基准时钟产生电路210可通过利用包括在传输数据包DIN中的时钟信号CLK、窗信号CKwin和下降沿控制信号CKpm产生基准时钟信号CKref。
[0118]例如，基准时钟产生电路210可通过利用窗信号CKwin检测互补时钟信号的下降沿。互补时钟信号可为与时钟信号CLK互补的时钟信号。可替换地，基准时钟产生电路210可通过利用窗信号CKwin检测时钟信号CLK的上升沿或下降沿。
[0119]基准时钟产生电路210可产生可响应于互补时钟信号的下降沿而上升的基准时钟信号CKkef，还可产生可响应于下降沿控制信号CKpm的上升沿而下降的基准时钟信号CKref。
[0120]PFD230可将基准时钟信号CKkef的相位和频率与从时钟信号恢复电路135输出的输出时钟信号CKvaa的相位和频率进行比较，并可根据比较结果产生第一控制信号UP和/或第二控制信号DN。
[0121]控制电压产生电路250可响应于第一控制信号UP和/或第二控制信号DN输出控制电压Vcm。
[0122]例如，可将电荷泵/环路滤波器(CP/LF)用作控制电压产生电路250。CP/LF250可响应于第一控制信号UP输出具有升高的电平的控制电压并可响应于第二控制信号DN输出具有降低的电平的控制电压Vem。
[0123]换句话说，电荷泵(CP)可响应于第一控制信号UP或第二控制信号DN输出具有调整后的电平的控制电压VCTKp环路滤波器(LF)可对控制电压Vcm执行低通滤波，并可输出低通滤波后的控制电压
[0124]锁定检测器270可响应于第一控制信号UP和/或第二控制信号DN产生指示锁定状态或未锁定状态的锁定检测信号LD。例如，当延迟锁定环路(DLL)锁定时，锁定检测器270可产生高电平的锁定检测信号LD。
[0125]时钟信号恢复电路135包括压控延迟线(VOTL)、电压控制器振荡器(VCO)和产生窗信号CKwin和下降沿控制信号CKfaix的控制信号产生器135A。
[0126]参照图10和图13，当睡眠模式使能信号SLP处于低电平时，时钟信号恢复电路135可通过利用V⑶L136-4产生恢复时钟信号CK，并且当睡眠模式使能信号SLP处于高电平时，时钟信号恢复电路135可通过利用VC0136-3产生恢复时钟信号CK。
[0127]图12是示出图9所示的基准时钟产生电路210的示例的示意性框图。参照图12,基准时钟产生电路210可包括时钟产生器211、选择电路212和延迟电路213。
[0128]时钟产生器211可通过利用包括在传输数据包DIN中的时钟信号CLK、窗信号CKwra和下降沿控制信号CKpm产生基准时钟信号CKKEF。
[0129]选择电路212可响应于锁定检测信号LD输出包括在传输数据包DIN中的时钟信号CLK或基准时钟信号CKKEF。[0130]延迟电路213可延迟传输数据包DIN，并可将延迟的数据包DDATA发送至逻辑电路和驱动模块137。
[0131]图13是示出图9所示的时钟信号恢复电路135的示例的电路图。时钟信号恢复电路135可包括反相器136-1、选择电路136-2和多个VCDL单元CL_1至CL_2N。
[0132]反相器136-1可形成反馈环路以构成VC0136-3。换句话说，参照图13和图14，当睡眠模式使能信号SLP处于低电平(SLP=L)时，V⑶L136-4可通过利用V⑶L单元CL_1至CL_2N产生恢复时钟信号CK1至CK2N。
[0133]然而，参照图13和图14，当睡眠模式使能信号SLP处于高电平(SLP=H)时，VC0136-3可通过利用反相器136-1和V⑶L单元CL_1至CL_N产生恢复时钟信号CK1至CKN。
[0134]VCDL单元CL_1至CL_N可被VCDL136-4和VC0136-3共享。换句话说，参照图14，当睡眠模式使能信号SLP处于低电平(SLP=L)时，时钟信号恢复电路135可在VCDL模式下操作，在VCDL模式中，时钟信号恢复电路135可利用VCDL136-4产生恢复时钟信号CK1至CK2N。
[0135]参照图14，当睡眠模式使能信号SLP处于高电平(SLP=H)时，时钟信号恢复电路135可在VCO模式下操作，在VCO模式中，时钟信号恢复电路135可利用VC0136-3产生恢复时钟信号CK1至CKN。
[0136]选择电路136-2可响应于睡眠模式使能信号SLP输出基准时钟信号CKkef或反相器136-1的输出信号。V⑶L136-4可响应于选择电路136-2的输出信号CKin和控制电压Vcm产生恢复时钟信号CK1至CK2N，以使得恢复时钟信号CK1至CK2n中的每一个具有彼此不同的相位。两个相邻的恢复时钟信号之间的延迟时间tD可以是恒定的。
[0137]图15至图17是分别示出根据本发明构思的多个实施例的⑶R电路133BU33C和133D的示意性框图。图18是示出图17所示的数模转换器(DAC) 252的示例的电路图。图19和图20是分别示出根据本发明构思的多个实施例的CDR电路133E和133F的示意性框图。
[0138]参照图9和图15，除控制电压保持电路290之外，⑶R电路133B的结构和操作可与CDR电路133A的结构和操作基本相同。当时钟信号恢复电路135按照VCO模式操作时，控制电压保持电路290可防止控制电压Vcm漂移。控制电压保持电路290可包括电容器291、模数转换器(ADC) 293、数模转换器(DAC) 295和多个开关SWl和SW2。
[0139]当睡眠模式使能信号SLP处于高电平时，可闭合开关SWl和SW2。因此，ADC293可将电容器291的控制电压Vem转换为数字码C0D，并且DAC295可将数字码COD转换为控制电压因此，当时钟信号恢复电路135在VCO模式下操作时，控制电压Vcm可通过控制电压保持电路290保持在特定电平。
[0140]参照图9和图16,除开关式(bang-bang)相位检测器(F1D) 231_1和控制电压供应电路231-2之外，⑶R电路133C的结构和操作可与⑶R电路133A的结构和操作基本相同。
[0141]开关式TO231-1可接收基准时钟信号CKkef和时钟信号恢复电路135的输出时钟信号CKvm。控制电压供应电路231-2可响应于从开关式TO231-1输出的第一控制信号UP和第二控制信号DN中的至少一个产生计数值，可基于计数值产生控制电压VCT&，并可将控制电压Vem供应至时钟信号恢复电路135。
[0142]控制电压供应电路231-2可包括例如升/降计数器(UP/DN计数器)和数模转换器(DAC)。升/降计数器可响应于从开关式TO231-1输出的第一控制信号UP和第二控制信号DN中的至少一个产生计数值。DAC可基于计数值产生控制电压Vem,并可将控制电压Vctel供应至时钟信号恢复电路135。
[0143]当时钟信号恢复电路135在VCO模式下操作时，包括升/降计数器和DAC的控制电压供应电路231-2可用作将控制电压Vem保持在特定电平的控制电压保持电路。例如该DAC可通过图18所示的DAC252来实现，并且该DAC可基于基准时钟信号CKkef和计数值产生控制电压Vcm。
[0144]参照图9和图17，除时间数字转换器(TDC) 233_1、数字环路滤波器(DLF) 233-2和控制电压供应电路251之外，⑶R电路133D的结构和操作可与⑶R电路133A的结构和操作基本相同。TDC233-1可接收基准时钟信号CKkef和时钟信号恢复电路135的输出时钟信号CKVQ)l。DLF233-2可连接至TDC233-1。DLF233-2可响应于从TDC233-1输出的第一控制信号UP和第二控制信号DN中的至少一个产生数字码D〈L-1: 0>。
[0145]控制电压供应电路251可基于从DLF233-2输出的数字码D〈L_1: 0>产生控制电压V.，并可将控制电压V.供应至时钟信号恢复电路135。例如，控制电压供应电路251可通过图18所示的DAC252来实现。DAC252可基于包括在传输数据包DIN中的数据DATA和数字码D〈L-1: 0>产生控制电压Vem。当时钟信号恢复电路135在VCO模式下操作时，控制电压供应电路251可用作将控制电压Vem保持在特定电平的控制电压保持电路。
[0146]参照图18，DAC252可基 于包括在传输数据包DIN中的数据DATA和数字码D〈L-1: 0>输出控制电压VCTKl。作为一个示例，图18示出了 10比特DAC252。基准特征DY(Y=0、1、2……9)和DYb可分别表示互补信号。基准特征Vb可表示供应至晶体管Xl至x512的操作电压。晶体管xl至x512可具有加权尺寸(weighted size)。可基于比特DO至D9控制基准电流IKEF。
[0147]可通过电流镜将基准电流Ikef镜像处理为镜像电流Ivcm。可从基准电流Ikef产生第一电压控制信号Vctku,并且可从镜像电流Itojl产生第二电压控制信号控制电压Vctrl可包括第一电压控制信号Vctru和/或第二电压控制信号V。.。
[0148]参照图9和图19，时钟信号恢复电路135可包括可彼此分离的压控延迟线(VCDL) 135-1和电压控制器振荡器(VCO) 135-2，以及选择电路135-3。当睡眠模式使能信号SLP处于低电平时，可关闭VC0135-2。
[0149]当睡眠模式使能信号SLP处于低电平时，时钟信号恢复电路135可通过利用V⑶L135-1产生恢复时钟信号CK < O:N-1>。换句话说，选择电路135-3可响应于处于低电平的睡眠模式使能信号SLP输出由V⑶L135-1产生的恢复时钟信号CK〈0:N_1>。
[0150]参照图9和图20，时钟信号恢复电路135可包括可彼此分离的V⑶L135-1和VC0135-2,以及选择电路135-3。当睡眠模式使能信号SLP处于高电平时，可关闭元件135A、135-1、210、230、250 和 270。
[0151]当睡眠模式使能信号SLP处于高电平时，时钟信号恢复电路135可通过利用VC0135-2产生恢复时钟信号CK〈0:N-1>。换句话说，选择电路135-3可响应于处于高电平的睡眠模式使能信号SLP输出由VC0135-2产生的恢复时钟信号CK〈0
[0152]图21是示出根据本发明构思的实施例的时序控制器110的操作的流程图。参照图1至图SC和图21，在操作SllO中，时序控制器110可在两根相邻的线之间对线数据进行比较。例如，时序控制器110可将先前线数据与当前线数据进行比较。
[0153]在操作S120中，时序控制器110可产生指示压缩或未压缩当前线数据的压缩码CPRS。在操作S130中，时序控制器110可产生包括压缩码CPRS、压缩的数据和睡眠数据SLEEP的传输数据包DIN，并可通过发送器115发送传输数据包DIN。
[0154]图22是示出根据本发明构思的实施例的CDR电路133和逻辑电路和驱动模块137的操作的流程图。参照图1、图2、图9至图20和图22，在操作S210中，逻辑电路和驱动模块137可接收可包括数据、压缩码CPRS和时钟信号CLK的传输数据包DIN，并可解译压缩码CPRS。
[0155]在操作S220中，逻辑电路和驱动模块137可基于解译结果产生睡眠模式使能信号SLP。在操作S230中，⑶R电路133可确定睡眠模式使能信号SLP的电平。
[0156]当睡眠模式使能信号SLP处于高电平时，在操作S231中，时钟信号恢复电路135可在VCO模式下操作，并因此可通过利用VC0136-3产生恢复时钟信号CK。当睡眠模式使能信号SLP处于低电平时，在操作S233中，时钟信号恢复电路135可在VCDL模式下操作，并因此可利用V⑶L136-4产生恢复时钟信号CK。
[0157]在操作S240中，逻辑电路和驱动模块137可利用恢复时钟信号CK恢复包括在传输数据包DIN中的数据。逻辑电路和驱动模块137可利用恢复的数据驱动显示面板150。
[0158]图23是示出根据本发明构思的实施例的时序控制器110的示意性框图。参照图
2、图3和图23，逻辑电路113B可包括第一线缓冲器113-1、第二线缓冲器113-3、线数据比较器113-5和数据产生电路113-7B。
[0159]数据产生电路113-7B可基于压缩码CPRS产生发送器睡眠模式使能信号SLP'。可响应于发送器睡眠模式使能信号SLP'启动或不启动发送器115B。当输出睡眠数据时，可响应于发送器睡眠模式使能信号SLP'不启动发送器115B。
[0160]图24A和图24B是示出图1所示的显示面板150的像素结构的示例的示图。图24A示出了其中像素可按照条纹图案排列的显示面板150的像素结构的示例。在图24A中，Yl至Y4可表示数据线，LI至L4可表示扫描线，R可表示红色(R)像素，G可表示绿色(G)像素，并且B可表示蓝色(B)像素。图24B示出了其中像素可按照z字形图案排列的显示面板150的像素结构的示例。在图24B中，Yl至Y5可表示数据线，并且LI至L4可表示扫描线。
[0161]图25是示出图1所示的源极驱动器IC130-1的驱动器单元阵列的示例的示意图。当通过利用改变的像素信息编码(CPIE)压缩当前线数据，并且显示面板150的像素结构具有z字形图案时，源极驱动器IC130-1的驱动器单元阵列可具有图25所示的结构，以驱动利用CPIE压缩的数据。
[0162]如图25所示，源极驱动器IC130-1的驱动器单元阵列可包括开关阵列SWA。开关阵列SWA中的开关“偶”和“奇”可响应于开关信号SB进行开关。偶编号的开关“偶”和奇编号的开关“奇”可彼此互补地操作。
[0163]可在压缩码CPRS中包括关于开关信号SB的信息。在这种情况下，逻辑电路和驱动模块137可解译包括在压缩码CPRS中的信息，并可基于解译结果产生开关信号SB。
[0164]图26是示出根据本发明构思的实施例的包括显示模块100的显示装置300的框图。参照图1至图26，显示装置300可包括处理器310和显示模块100。[0165]处理器310可包括例如中央处理单元(CPU) 311和显示控制器313。处理器311可实现为例如应用处理器或移动应用处理器。
[0166]CPU311可通过总线控制显示控制器313的操作。显示控制器313可控制显示模块100的操作。例如，显示控制器313可控制时序控制器110的操作。显示装置300可实现为例如便携式电子装置，其可表示移动设备。便携式电子装置可为例如笔记本计算机、移动电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持游戏控制台、移动互联网装置(MID)或者电子书。
[0167]如上所述，根据本发明构思的一些实施例，时序控制器可在两根相邻的线之间对线数据进行比较，并可基于比较结果压缩将被传输的数据，从而减少发送的数据量。结果，可降低时序控制器的功耗。
[0168]另外，源极驱动器IC根据压缩或未压缩从时序控制器发送的数据可以选择性地操作V⑶L或VC0。源极驱动器IC可利用V⑶L和VCO中的一个产生恢复时钟信号，并可利用恢复时钟信号恢复从时序控制器发送的数据。结果，也可降低源极驱动器IC的功耗。
[0169]虽然已经显示和描述了本发明总体构思的一些实施例，但是本领域普通技术人员应该理解，在不脱离本发明总体构思的原理和精神的情况下，可对这些实施例作出改变，本发明总体构思的范围在权利要求及其等同物中限定。
【权利要求】
1.一种时序控制器，包括: 逻辑电路，其配置为将先前线数据与当前线数据进行比较，基于比较结果压缩所述当前线数据，并且产生传输数据包，所述传输数据包包括指示压缩或未压缩所述当前线数据的压缩码、压缩的数据和睡眠数据；以及发送器，其配置为发送所述传输数据包。
2.根据权利要求1所述的时序控制器，其中所述逻辑电路包括: 线数据比较器，其配置为将所述先前线数据与所述当前线数据进行比较并且基于比较结果产生所述压缩码；以及 数据产生电路，其配置为基于所述压缩码压缩所述当前线数据，并产生所述传输数据包。
3.根据权利要求1所述的时序控制器，其中所述逻辑电路配置为产生所述压缩的数据，所述压缩的数据包括基于 比较结果检测到的多个改变的像素和像素的像素数据。
4.根据权利要求1所述的时序控制器，其中所述逻辑电路配置为当发送所述睡眠数据时产生发送器睡眠模式使能信号，并且所述发送器响应于所述发送器睡眠模式使能信号而不启动。
5.一种源极驱动器集成电路(1C)，包括: 逻辑电路，其配置为接收包括数据、指示压缩或未压缩所述数据的压缩码和时钟信号的传输数据包，解译所述压缩码，并且基于解译结果产生睡眠模式使能信号；以及 时钟信号恢复电路，其配置为响应于所述睡眠模式使能信号启动压控延迟线和电压控制器振荡器之一。
6.根据权利要求5所述的源极驱动器1C，其中所述压控延迟线配置为响应于表示未压缩所述数据的睡眠模式使能信号产生多个第一恢复时钟信号，并且所述电压控制器振荡器配置为响应于表示压缩所述数据的睡眠模式使能信号产生多个第二恢复时钟信号。
7.根据权利要求5所述的源极驱动器1C，还包括控制电压保持电路，其配置为当启动所述电压控制器振荡器时将恒定控制电压供应至所述电压控制器振荡器。
8.根据权利要求5所述的源极驱动器1C，其中所述电压控制器振荡器配置为共享所述压控延迟线的一部分。
9.根据权利要求8所述的源极驱动器1C，还包括: 基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号； 相位频率检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号; 控制电压产生电路，其配置为响应于从所述相位频率检测器输出的至少一个控制信号产生控制电压，所述控制电压被供应至所述压控延迟线；以及 控制电压保持电路，其配置为响应于所述睡眠模式使能信号保持所述控制电压恒定。
10.根据权利要求8所述的源极驱动器1C，还包括: 基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号； 开关式相位检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；以及 控制电压供应电路，其配置为响应于从所述开关式相位检测器输出的至少一个控制信号产生计数值，基于所述计数值产生控制电压，并且将所述控制电压供应至所述压控延迟线。
11.根据权利要求8所述的源极驱动器1C，还包括: 基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号； 时间数字转换器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号; 数字环路滤波器，其连接至所述时间数字转换器；以及 控制电压供应电路，其配置为基于从所述数字环路滤波器输出的控制码产生控制电压，并且将所述控制电压供应至所述压控延迟线。
12.根据权利要求5所述的源极驱动器1C，其中所述时钟信号恢复电路包括选择电路，其配置为响应于所述睡眠模式使能信号输出所述压控延迟线的恢复时钟信号或者所述电压控制器振荡器的恢复时钟信号。
13.根据权利要求5所述的源极驱动器1C，其中所述逻辑电路配置为基于从所述压控延迟线和所述电压控制器振荡器之一输出的恢复时钟信号从所述数据恢复显示数据。
14.根据权利要求5所述的源极驱动器1C，其中: 所述压控延迟线包括串联连接的多个压控延迟线单元； 所述时钟信号恢复电路包括: 反相器，其配置为接收所述多个压控延迟线单元中的一个的输出信号；以及选择电路，其配置为响应于所述睡眠模式使能信号将基于所述时钟信号产生的基准时钟信号和所述反相器的输出信号之一施加至第一压控延迟线单元；并且 所述电压控制器振荡器包括所述多个压控延迟线单元中的一部分和所述反相器。
15.一种显示装置，包括: 显示面板；以及 源极驱动器集成电路(IC)，其配置为基于显示数据对所述显示面板进行驱动，所述源极驱动器IC包括: 逻辑电路，其配置为接收具有数据、指示压缩或未压缩所述数据的压缩码和时钟信号的传输数据包，解译所述压缩码，并且基于解译结果产生睡眠模式使能信号；以及 时钟信号恢复电路，其配置为响应于所述睡眠模式使能信号启动压控延迟线和电压控制器振荡器之一， 其中所述逻辑电路配置为基于从所述压控延迟线和所述电压控制器振荡器之一输出的恢复时钟信号从所述数据中恢复所述显示数据。
16.根据权利要求15所述的显示装置，其中: 所述压控延迟线包括串联连接的多个压控延迟线单元； 所述时钟信号恢复电路包括: 反相器，其配置为接收所述多个压控延迟线单元中的一个的输出信号；以及选择电路，其配置为响应于所述睡眠模式使能信号将基于所述时钟信号产生的基准时钟信号和所述反相器的输出信号之一施加至第一压控延迟线单元；并且 所述电压控制器振荡器包括所述多个压控延迟线单元中的一部分和所述反相器。
17.根据权利要求15所述的显示装置，其中所述压控延迟线配置为响应于指示未压缩所述数据的睡眠模式使能信号产生恢复时钟信号，并且所述电压控制器振荡器配置为响应于指示压缩所述数据的睡眠模式使能信号产生恢复时钟信号。
18.根据权利要求15所述的显示装置，还包括控制电压保持电路，其配置为响应于所述睡眠模式使能信号将恒定的控制电压供应至所述电压控制器振荡器。
19.根据权利要求15所述的显示装置，其中所述电压控制器振荡器配置为共享所述压控延迟线的一部分。
20.根据权利要求19所述的显示装置，还包括: 基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号； 相位频率检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号; 控制电压产生电路，其配置为响应于从所述相位频率检测器输出的至少一个控制信号产生控制电压，所述控制电压被供应至所述压控延迟线；以及 控制电压保持电路，其配置为响应于所述睡眠模式使能信号保持所述控制电压恒定。
21.根据权利要求19所述的显示装置，还包括: 基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号； 开关式相位检测器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号；以及 控制电压供应电路，其配置为响应于从所述开关式相位检测器输出的至少一个控制信号产生计数值，基于所述计数值产生控制电压，并且将所述控制电压供应至所述压控延迟线。
22.根据权利要求19所述的显示装置，还包括: 基准时钟产生电路，其配置为基于所述时钟信号产生基准时钟信号； 时间数字转换器，其配置为接收所述基准时钟信号和所述压控延迟线的输出时钟信号; 数字环路滤波器，其连接至所述时间数字转换器；以及 控制电压供应电路，其配置为基于从所述数字环路滤波器输出的控制码产生控制电压，并且将所述控制电压供应至所述压控延迟线。
23.根据权利要求15所述的显示装置，其中所述显示装置是移动设备。
24.一种操作显示器接口的方法，所述方法包括步骤: 将先前线数据与当前线数据进行比较； 基于比较结果产生指示压缩或未压缩所述当前线数据的压缩码； 基于所述压缩码压缩所述当前线数据； 产生包括所述压缩码、压缩的数据和睡眠数据的传输数据包；以及 通过通道发送所述传输数据包。
25.根据权利要求24所述的方法，还包括步骤: 通过所述通道接收所述传输数据包； 解译包括在所述传输数据包中的所述压缩码； 基于解译结果产生睡眠模式使能信号；以及 响应于所述睡眠模式使能信号启动压控延迟线和电压控制器振荡器之一。
26.—种集成电路,包括: 电路，其配置为压缩用于显示装置的线数据，并且产生包括编码的数据包，所述编码具有压缩状态指示和关于睡眠模式的信息；以及发送器，其配置为发送所述数据包。
27.根据权利要求26所述的集成电路，其中所述压缩状态为未压缩的状态。
28.根据权利要求26所述的集成电路，其中所述压缩状态为通过改变的像素信息编码(CPIE)方法和行程长度编码(RLE)方法中的至少一种方法来进行压缩的状态。
29.一种操作显示器接口的方法，所述方法包括步骤: 压缩用于显示器的当前线数据；以及 产生包括当前线数据和编码的数据包，所述编码具有压缩状态指示和关于睡眠模式的信息。
30.根据权利要求2 9所述的方法，还包括发送所述数据包。
【文档编号】H03M7/30GK104036753SQ201410078629
【公开日】2014年9月10日 申请日期:2014年3月5日 优先权日:2013年3月5日
【发明者】林正泌, 李东明, 裴汉秀, 李佶勋, 李在烈 申请人:三星电子株式会社