一种基于时域比较器的宽输入摆幅Flash ADC电路的制作方法
【专利摘要】本发明涉及一种Flash?ADC(闪速型模拟数字转换器)电路，尤其涉及一种基于时域比较器的宽输入摆幅Flash?ADC电路。具体是将传统Flash?ADC中的电压比较器电路用新型的时域比较器电路代替，降低整个Flash?ADC电路所消耗的功耗；同时采用N型和P型两种时域比较器，并为传统的时域比较器增加了单位增益电平调整电路，这些技术保证较大的输入摆幅。本发明涉及的基于时域比较器的Flash?ADC电路具有0.4V-1.4V的输入摆幅、500Mhz的转换速率、5位的量化精度、2.9mW的功耗和较小的面积成本。本发明解决了现有ADC难以同时满足宽输入摆幅、高速、低功耗、小成本和中低精度的难题。此外，本发明的新型Flash?ADC还可以作为流水线型ADC、分步式ADC等其他类型ADC的子模块，具有很高的实用价值。
【专利说明】-种基于时域比较器的宽输入摆幅Flash ADC电路
【技术领域】
[0001] 本发明涉及一种Flash ADC (闪速型模拟数字转换器）电路，尤其涉及一种基于时 域比较器的宽摆幅Flash ADC电路，属于电子信息【技术领域】。具体是将传统Flash ADC中 的电压比较器电路用新型的时域比较器电路代替，降低整个Flash ADC电路所消耗的功耗； 同时采用N型和P型两种时域比较器，并为传统的时域比较器增加单位增益电平调整电路， 这些技术保证较大的输入摆幅。
【背景技术】
[0002] 以现代计算机为核心的数字电子系统具有高速高效巨量的信息处理能力，其逐渐 取代早期的模拟电子系统成为当代信息领域的核心。外部的模拟信号只有先转换为可量化 和运算的数字信号才能被数字电子系统接收和处理。因此，将模拟信号转换为数字信号的 模块，即ADC (模拟数字转换器）电路，必不可少。一般来说，ADC有四个主要的性能指标：速 度、精度、功耗和面积。作为连接模拟系统和数字系统的关键接口部件，各种具有独特性能 的ADC已经被广泛应用于各种系统中以满足不同的要求，比如速度精度和功耗都比较折中 的流水线ADC电路较多地被应用于音频视频处理领域；高速的Flash ADC主要被应用于超 高速通信系统领域；具有低功耗特性的逐次逼近型ADC电路主要被应用于便携设备领域； 高精度的Σ - Λ型ADC电路主要被应用于精密仪器领域等。
[0003] 具体地，超宽带通信、无线射频信号接收器、个人无线局域网等领域要求所采用的 ADC电路具有高速（500MHz以上的转换速率）、中低精度（5-6位）、低成本、低功耗的特点。 但是，传统的ADC电路均难以同时满足上述要求。比如传统Flash ADC电路具有较高的数 据转换速率，但要消耗较大的功耗；流水线型ADC电路难以达到速度和功耗的兼容；逐次比 较型ADC和Σ -Λ型ADC电路具有低功耗的特点，但二者的转换速率均难以超过100MHz ;延 迟链型ADC兼备高转换速率和低功耗的特点，但是其受工艺影响较大，有效精度难以达到5 位。随着集成电路工艺技术的不断发展，低电源电压型的Flash ADC可以在一定程度上降 低功耗，并被大量应用于上述领域。即便如此，传统Flash ADC的功耗依然较高，已经成为 制约整个系统性能提升的关键。
[0004] 目前的一些研究针对上述问题提出了相应的解决方案，如Draxelmayr D.采用 一种全并行的逐次逼近型ADC，以提高传统电路的转换速率，但并行结构使得电路的功 耗成倍增加（参考文献：Draxelmayr D.，"A6b600MHzl0mW ADC array in digital90nm CMOS,''International Solid-State Circuits Conference, 2004, pp. 264-527) 〇 Chi-Hang Chan和Yan Zhu等人发明了一种电容折叠型Flash ADC，在保证高转换速率的基础上降低 了 ADC的功耗，但无源电容增加了面积成本，高速高增益的运放也增加了设计难度（参考文 献：Chi-Hang Chan and Yan Zhu"A5_Bitl. 25-GS / s4x-Capacitive_Folding Flash ADC in65-nm CMOS, "IEEE J. of Solid-State Circuits，2013, vol. 48, no. 9, pp.2154-2169)。 Young-Jae Min等人发明了一种基于时域比较器的Flash ADC,以较小的成本实现了高速低 功耗的ADC，但小输入摆幅限制了 ADC的应用场合（参考文献：Young-Jae Min and Ammar Abdullah,"A5-bit500_MS / s Time-Domain Flash ADC inO. 18-μπι CMOS, "International Symposium on Integrated Circuits, 2011, pp.336-339)〇
【发明内容】
[0005] 针对现有的ADC电路"难以同时满足高速、中低精度、低功耗和小成本"的问题，本 发明提出了一种新的Flash ADC电路，并基于1.8V电源电压0. 18-μ m CMOS工艺实现了输 入摆幅为0. 4V-1. 4V、转换速率为500MHz的5位FlashADC电路。本发明采用时域比较器电 路取代传统的电压比较器电路，实现了低功耗设计。本发明同时采用N型和P型两种不同的 时域比较器电路，并为传统时域比较器电路增加单位增益电平调整电路，这些技术将Flash ADC的输入范围拓展到了 0. 4V-1. 4V，基本上可以满足所有的应用场合。
[0006] 具体电路如图1所示，S / Η为一个基本的采样保持电路。本发明在输入区间为 [0. 4V，0. 9V]的范围内采用由一个Ν型单位增益电平调节电路DS_N、两个Ν型延迟单元DN 和一个D触发器构成的N型时域比较器电路；在输入区间为（0.9,1. 4V]的范围内米用由 一个P型单位增益电平调节电路DS_P、两个P型延迟单元DP、一个反相器和一个D触发器 构成的P型时域比较器电路。因此，本电路一共采用了 16个N型时域比较器和15个P型 的时域比较器电路。输入信号Vin分别和31个参考电平构成31组信号，这31组信号作为 31个单位增益电平调节电路（DS_N*DS_P)的输入信号，单位增益电平调节电路分别对31 组输入信号的电平进行调整，调整后的电平\和V^rVa作为后级31个延迟单元对（DN或 DP)的输入，延迟单元对的两个输出信号分别连接到D触发器的D输入端和CK端。D触发 器的输出信号Q送入编码电路Encoder中，最后编码得到5位的数字量化结果d [η]。
[0007] DS_N和DS_P的具体结构如图2所示，均由4个晶体管和一个电流源Is构成，Vin 和VMf为输入端，\和t为输出端。DN和DP的具体电路结构如图3所示，均由五个晶体管 构成，V b为输入端，Vwt为输出端。DN在节点X处存在一个节点电容Ceq，其由Ml和M2的漏 电容以及M3和M4的栅电容并联而成，C eq的电容值由M1-M4的宽度和长度决定，晶体管Μη 对电容Ce(1的放电电流决定了 DN的延迟时间。同理，晶体管Μρ对电容Ce(1的充电电流决定 了 DP的延迟时间。
[0008] 与现有技术相比，本发明有以下积极效果：
[0009] 1.降低了电路消耗的功耗。传统的电压比较器电路需要消耗大量的静态功耗，以 保证比较器具有较高的转换速度和较低的滞回电压。时间域比较器只有单位增益电平调节 电路消耗较小的静态功耗，具体由电流源Is的大小决定，由于其的输出增益为1，所以Is可 以设计的很小。延迟单元DN和DP只有较小的开关功耗。因此本发明可以有效地降低电路 消耗的功耗。
[0010] 2.具有较大的输入摆幅。本发明同时采用N型和P型时域比较器电路，将输入摆 幅拓展为单独使用N型或者P型时域比较器时的二倍。本发明还在传统时域比较器的基础 上增加了单位增益电平调节电路DS_N和DS_P，DS_N和DS_P对原本不在可量化范围内的输 入信号V in和参考电平的电压值进行调整，使得经过调整后的电平\和V^rVm处于可被延 迟单元DN和DP接受的范围内，本技术进一步拓宽了输入摆幅。
[0011] 3.具有较高的转换速率和较低的成本。整个电路的速率主要由DN和DP的延迟时 间决定，DN和DP的延迟可以设计在Ins的范围内，因此本发明可以保证较高的转换速率。本 发明所采用的时域比较器电路的复杂度要低于传统的电压比较器电路，占用的面积较小。
【专利附图】
【附图说明】
[0012] 图1为本发明新型Flash ADC电路；
[0013] 图2为单位增益电平调整电路；
[0014] 图3为延迟单元电路；
[0015] 图4为ADC在不同工艺、温度、电源电压下的传输曲线；
[0016] (a)工艺角：TT，温度27°C，电源电压：1. 8V， (b) 工艺角：SS，温度125°C，电源电压：1. 7V， (c) 工艺角：FF，温度-25°C，电源电压：1. 9V。 图5为ADC在不同工艺、温度、电源电压下的DNL和INL; (a) 工艺角：TT，温度27°C，电源电压：1. 8V， (b) 工艺角：SS，温度125°C，电源电压：1. 7V， (c) 工艺角：FF，温度-25°C，电源电压：1. 9V。
【具体实施方式】
[0017] 本发明的新型Flash ADC电路如图1所示，它包括：一个基本的采样保持电路、由 30个电阻阶梯构成的参考电平产生电路、16个N型时域比较器、15个P型时域比较器、一个 编码电路Encoder。输入信号被S / Η进行采样并保持，被采样的输入信号Vin分别和31个 参考电平UMf31构成31组输入信号，为了方便描述，下面以￥ 111和^(|为例3)^；^型 时域比较器的工作原理。
[0018] N型单位增益电平调整电路DS_N对Vin和VMf(l的电压值进行调整，DS_N在保证不 改变v in和VMf(l相对大小关系的条件下，对其电压值进行适当的平移，使得经过平移后的电 平Vi和k的电压值满足N型延迟单元DN的输入范围，单位增益电平调整电路的具体电路 结构如图2所示。N型延迟单元DN的具体电路结构如图3(a)所示，当CLK为低时，M1对电 容C eq进行充电；当CLK跳变为高时，M2导通，Μη对Ceq进行放电，放电时间由Μη的放电电 流的大小和的值决定。（；,为定值，因此的放电时间由Μη的放电电流也就是Μη的栅 电压V b决定，Vb越大，放电电流越大，放电时间越小，输出端跳变为高的时间越短，即DN 的延迟时间越小；反之亦然。因此，\和的电压值决定相应的延迟单元DN的延迟时间。 当CLK从低电平条变为高时，若Vi大于的电压值，那么在D触发器的CK端跳变为高电 平之前，D触发器的D输入端已经为高电平，输出为" 1" ;反之，输出为"0"。综上，Ν型时域 比较器实现了对两个输入信号的电压值的比较功能。
[0019] Ρ型时域比较器的工作过程与Ν型时域比较器类似，如图3 (b)，下面以一组输入信 号Vin和vMfl7为例，说明P型时域比较器的工作原理。V in和VMfl7的电压值经过P型单位 增益电平调整电路DS_P的调整，得到了相对差值保持不变的信号Vi和V rt7。Vb决定P型延 迟单元DP中节点电容Ceq的充电时间，进而决定了 DP的延迟时间；具体而言，Vb越大，延迟 越大，反之亦然。注意到DS_P的输出端的连接方式与DS_N相反，当CLK从低电平条变为高 时，若\大于V rt7的电压值，那么在D触发器的CK端跳变为低电平之前，D触发器的D输入 端已经为高电平，输出为"1"；反之，输出为"0"。综上，P型时域比较器实现了对两个输入 信号的电压值的比较功能。
[0020] 综上，31组输入信号经过时域比较器，得到了 31位温度计编码，经过编码器 Encoder得到了 5位二进制编码d[n]，即整个Flash ADC电路完成了从模拟信号到数字信 号的量化过程。
[0021] 基于1.8V电源电压0. 18-μ m CMOS工艺的仿真结果显示，新型的Flash ADC具有 较高的线性度，且其性能基本不随工艺、电源电压和环境温度的波动而改变。图4为本发明 的FlashADC在不同工艺、电源电压和环境温度下的传递函数；图5为本发明的FlashADC在 不同工艺、电源电压和环境温度下的DNL(微分非线性）和INL(积分非线性）。结果显示， 本发明的Flash ADC电路在-25°C至125°C温度范围，tt、ss、ff等主要工艺角及电源电压 波动±100mV的条件下均能正确工作。本发明在500MHz转换速率时的平均功耗为2. 9mW。 相应的功耗因数为：
[0022]
【权利要求】
1. 一种基于时域比较器的宽输入摆幅Flash ADC电路，包括：一个米样保持电路、一 个产生基准电压的电阻阶梯、16个N型时域比较器、15个P型时域比较器和1个编码电路 Encoder,其特征在于： (1) 采用具有低功耗特性的时域比较器电路，替代传统的高功耗型电压比较器电路； (2) 在不同的输入电压区间，分别采用N型时域比较器和P型时域比较器； (3) 在传统时域比较器的基础上增加单位增益电平调整电路，单位增益的电平调整电 路可以保证不改变输入信号大小差值的条件下，对输入信号的电压进行调整。
2. 根据权利要求1所述（1)采用时域比较器电路代替传统的电压比较器电路，其特征 在于： 将两个待比较电压值加载于两个完全相同的延迟单元，由于延迟单元的延迟时间由其 所加载的偏置电压决定，比较两个延迟单元的延迟时间，既可以达到比较电压值的目的。由 于在时域比较器中，单位增益电平调整电路只消耗很小的静态功耗，延迟单元和D触发器 部分主要为开关功耗，整个电路的功耗较低。
3. 根据权利要求1所述（2)在不同的输入电平区间分别采用N型时域比较器和P型时 域比较器，其特征在于： N型延迟单元可接受的有效偏置电压区间一般为[0.4V，0.9V] ;P型延迟单元可接受的 有效输入电平区间一般为[〇. 9,1. 8V]。因此，同时采用N型和P型时域比较器可以将输入 摆幅拓展为单独使用N型或者P型时域比较器时的两倍。
4. 根据权利要求1所述（3)在传统时域比较器的基础上增加了单位增益电平调整电 路，其特征在于： 延迟单元的偏置电压在接近阈值电压时，延迟太大，影响ADC的转换速度；在接近 0. 5VDD时，延迟时间基本不随偏置电压的改变而改变，难以进行量化。单位增益电平调整电 路，可以在不改变输入信号大小差值的条件下，将输入信号的电压调整到延迟单元可接受 的电压范围内，本技术进一步拓展了电路的输入摆幅。
【文档编号】H03M1/36GK104092465SQ201410116300
【公开日】2014年10月8日 申请日期:2014年3月24日 优先权日:2014年3月24日
【发明者】宫礼星, 盖伟新 申请人:北京大学