一种同或-异或双轨预充电逻辑单元的制作方法
【专利摘要】本发明涉及一种同或-异或双轨预充电逻辑单元，属于电路电子领域，本发明包括单轨异或逻辑电路和与之互补的单轨同或逻辑电路；两个电路均具有四个输入端，分别连接四个输入信号、、和；单轨异或逻辑电路的输出信号为输入信号和的异或逻辑结果；单轨同或逻辑电路的输出信号为输入信号和的同或逻辑结果。本发明在面积开支不大的情况下，能够有效地平衡逻辑单元内部节点的功耗，消除内部节点的记忆效应，有效地解决同或-异或双轨预充电逻辑单元的提前传播效应的问题，实现安全有效的同或-异或逻辑。
【专利说明】一种同或-异或双轨预充电逻辑单元
【技术领域】
[0001] 本发明涉及逻辑单元结构，用于抵抗密码芯片的差分功耗分析攻击，属于电路电 子领域。
【背景技术】
[0002] 智能卡等密码设备在电信、金融、企业安全和政府等各种行业部门中得以广泛应 用，其安全的重要性不言而喻。尽管密码设备的嵌入式特性使攻击者无法直接接触密码芯 片中的密钥信息，但密码芯片工作时会泄漏一定的功耗、电磁辐射等侧信道信息，差分功耗 分析（Differential Power Analysis, DPA)攻击技术利用密钥数据与这些信息之间的相 关性，通过数理统计等方式可分析得出密钥的值。由于DPA攻击的非入侵性、普适性且简单 易行等特点，其对智能卡等密码芯片的安全性造成了严重威胁。抵抗DPA攻击最基本的思 想是消除密码芯片的工作电流与其执行算法时使用的数据的相关性。
[0003] 电路级防护独立于具体密码算法，因此电路级防护是抗功耗攻击的一个重要研究 方向，如果能够提出一种有效的电路结构，各种密码算法的安全问题便迎刃而解。DRP逻辑 是电路级防护最重要的分支，然而提前传播效应给DRP逻辑造成了比较严重的安全威胁， 通过加入同步单元的方式消除提前传播效应的解决方案虽然有效，但也由此带来了极大的 面积开销，因此，如何在面积开支不大的情况下，有效解决提前传播效应仍然是研究人员非 常关注的话题。
【发明内容】
[0004] 本发明所要解决的技术问题是克服上述现有技术的不足，提供一种能够有效地 平衡逻辑单元内部节点的功耗，消除内部节点的记忆效应，有效地解决了提前传播效应的 影响的同或-异或双轨预充电逻辑单元。
[0005] 本发明解决上述技术问题采用的技术方案是：一种同或-异或双轨预充电逻辑单 元，基于差分传输管逻辑电路，由两个单轨电路组成，分别为单轨同或逻辑电路部分和单轨 异或逻辑电路部分，两部分电路具有高度的对称性，保证了功耗的平衡性； 所述单轨异或逻辑电路部分，由NMOS管NUNMOS管N2、NM0S管N3、NM0S管M和PMOS 管PUPMOS管P2、PMOS管P3、PMOS管P4以及反相器Il组成； 其中NMOS管Nl源极接输入信号a，栅极接输入信号△ ;NM0S管N2源极接输入信号 3，栅极接输入信号F ;同时NMOS管Nl和NMOS管N2的漏极短接； PMOS管Pl与PMOS管P2串联，其中PMOS管Pl的源极接电源KDD，栅极接输入信号心 漏极与PMOS管P2的源极短接，PMOS管P2的栅极接输入信号f，漏极与NMOS管Nl和NMOS 管N2的漏极短接； NMOS管N3栅极接输入信号7 , NMOS管M栅极接输入信号a ;NM0S管N3和NMOS管N4 的源极短接，并与NMOS管Nl和NMOS管N2的漏极短接；NMOS管N3和NMOS管M的漏极短 接； PMOS管P3与PMOS管P4串联，其中PMOS管P3的源极接电源KDD，栅极接输入信号a， 漏极与PMOS管P4的源极短接，PMOS管P4的栅极接输入信号?，漏极与NMOS管N3和NMOS 管N4的漏极短接； NMOS管N3和NMOS管M的漏极输入到反相器II，反相器Il的输出端即为输出信号 J^(XOR)； 所述单轨同或逻辑电路部分，由NMOS管ΝΓ、NMOS管N2 '、NMOS管N3 '、NMOS管M '和 PMOS 管 P1'、PM0S 管 P2'、PM0S 管 P3'、PM0S 管 P4' 以及反相器 ΙΓ 组成； 其中NMOS管ΝΓ源极接输入信号S，栅极接输入信号6 ;NM0S管N2'源极接输入信号 a，栅极接输入信号? ;同时NMOS管ΝΓ和NMOS管N2'的漏极短接； PMOS管ΡΓ与PMOS管Ρ2'串联，其中PMOS管ΡΓ的源极接电源KDD，栅极接输入信号 心漏极与PMOS管P2'的源极短接，PMOS管P2'的栅极接输入信号F，漏极与NMOS管ΝΓ和 NMOS管N2'的漏极短接； NMOS管N3'栅极接输入信号ff，NMOS管M '栅极接输入信号a ; NMOS管N3'和NMOS 管N4'的源极短接，并与NMOS管ΝΓ和NMOS管N2'的漏极短接；NMOS管N3'和NMOS管N4' 的漏极短接； PMOS管P3'与PMOS管P4'串联，其中PMOS管P3'的源极接电源KDD，栅极接输入信号 a，漏极与PMOS管P4'的源极短接，PMOS管P4'的栅极接输入信号E，漏极与NMOS管N3'和 NMOS管M'的漏极短接； NMOS管N3'和NMOS管N4'的漏极输入到反相器ΙΓ，反相器ΙΓ的输出端即为输出信 号〒（XNOR)。
[0006] 本发明基于差分传输管逻辑电路，使用更少的MOS管实现了同或-异或双轨预充 电逻辑单元，提出的逻辑单元电路具有高度的对称性，在预充与求值交替工作下，逻辑单元 电路的'0'和'1'的翻转达到平衡，单元的功耗达到平衡。对照现有技术，本发明能够有效 地平衡逻辑单元内部节点的功耗，消除内部节点的记忆效应，有效地解决了提前传播效应 的影响。
【专利附图】
【附图说明】
[0007] 图1是本发明组成结构框图。
[0008] 图2是本发明中单轨异或逻辑电路部分组成连接示意图。
[0009] 图3是本发明中单轨同或逻辑电路部分组成连接示意图。
【具体实施方式】
[0010] 从图1、图2和图3可以看出，本发明一种同或-异或双轨预充电逻辑单元，包括单 轨同或电路部分和单轨异或电路部分。
[0011] 所述单轨异或逻辑电路部分，由NMOS管NUNMOS管N2、NMOS管N3、NMOS管M和 PMOS管PUPMOS管P2、PMOS管P3、PMOS管P4以及反相器Il组成。
[0012] NMOS管Nl源极接输入信号<3,栅极接输入信号办；NM0S管N2源极接输入信号5·, 栅极接输入信号? ;同时NMOS管Nl和NMOS管N2的漏极短接。
[0013] PMOS管Pl与PMOS管P2串联，其中PMOS管Pl的源极接电源KDD，栅极接输入信 号心漏极与PMOS管P2的源极短接，PMOS管P2的栅极接输入信号瓦，漏极与NMOS管Nl和 NMOS管N2的漏极短接。
[0014] NMOS管N3栅极接输入信号5，NMOS管M栅极接输入信号a ;NM0S管N3和NMOS 管N4的源极短接，并与NMOS管Nl和NMOS管N2的漏极短接；NMOS管N3和NMOS管M的 漏极短接。
[0015] PMOS管P3与PMOS管P4串联，其中PMOS管P3的源极接电源KDD，栅极接输入信 号a，漏极与PMOS管P4的源极短接，PMOS管P4的栅极接输入信号7，漏极与NMOS管N3和 NMOS管M的漏极短接。
[0016] NMOS管N3和NMOS管M的漏极输入到反相器II，反相器Il的输出端即为输出信 号_7 (XOR)。
[0017] 所述单轨同或逻辑电路部分，由NMOS管ΝΓ、NMOS管N2'、NMOS管N3'、NMOS管N4' 和PMOS管ΡΓ、PMOS管P2'、PMOS管P3'、PMOS管P4'以及反相器IΓ组成。
[0018] NMOS管ΝΓ源极接输入信号，栅极接输入信号△ ;NM0S管N2'源极接输入信号 a，栅极接输入信号F ;同时NMOS管ΝΓ和NMOS管N2'的漏极短接。
[0019] PMOS管ΡΓ与PMOS管P2'串联，其中PMOS管ΡΓ的源极接电源KDD，栅极接输入 信号心漏极与PMOS管P2'的源极短接，PMOS管P2'的栅极接输入信号?，漏极与NMOS管 ΝΓ和NMOS管Ν2'的漏极短接。
[0020] NMOS管Ν3'栅极接输入信号? , NMOS管Ν4'栅极接输入信号a ;NM0S管Ν3'和 NMOS管M'的源极短接，并与NMOS管ΝΓ和NMOS管N2'的漏极短接；NMOS管N3'和NMOS 管N4'的漏极短接。
[0021] PMOS管P3'与PMOS管P4'串联，其中PMOS管P3'的源极接电源KDD，栅极接输入 信号a，漏极与PMOS管P4'的源极短接，PMOS管P4'的栅极接输入信号，漏极与NMOS管 N3'和NMOS管M'的漏极短接。
[0022] NMOS管N3'和NMOS管N4'的漏极输入到反相器ΙΓ，反相器ΙΓ的输出端即为输 出信号7 (XNOR)。
[0023] 下面结合图2和3说明本发明中的电路功能。在预充周期，本发明四个输入信号 均为 '0'，此时 NMOS 管 NI、NMOS 管 N2、NMOS 管 N3、NMOS 管 M 和 NMOS 管 ΝΓ、NMOS 管 N2'、 NMOS 管 N3'、NMOS 管 N4' 均被关断；而 PMOS 管 PI、PMOS 管 P2、PMOS 管 P3、PMOS 管 P4 和 PMOS 管 P1'、PM0S 管 P2'、PM0S 管 P3'、PM0S 管 P4' 均打开，内部节点 nl、n2、nbl、nb2 均被 充电为'1'，由于反相器II、ΙΓ的作用，两输出端均输出'0'。
[0024] 在求值周期，输入信号a与?互补，输入信号6与F互补，PMOS管Pl与PMOS管P2 其中之一被关断，节点nl与电源断开，PMOS管P3与PMOS管P4其中之一被关断，节点n2与 电源断开，PMOS管ΡΓ与PMOS管P2'其中之一被关断，节点nbl与电源断开，PMOS管P3' 与PMOS管P4'其中之一被关断，节点nb2与电源断开，即在求值周期，节点nl、n2、nbl、nb2 均与电源断开，停止充电，而根据输入信号<3、5实现求值功能，输出端_7输出a、办的 异或结果，输出端歹输出a、6的同或结果。
[0025] 下面结合图2和图3说明本发明提出的同或-异或逻辑单元电路在消除提前传播 效应方面的效果。当逻辑单元电路由求值周期转换为预充周期时，若输入信号a、的预充 信号提前到达，即a、7提前变为'〇'，对于单轨异或逻辑电路部分，NMOS管N3和NMOS管M 关断，同时PMOS管P3、PMOS管P4打开，电源开始对节点n2充电，输出预充值'0'，同理， 此时对于单轨同或逻辑电路部分，NMOS管N3'和NMOS管N4'关断，同时PMOS管P3'、PMOS 管P4'打开，电源开始对节点nb2充电，F输出预充值'0'。
[0026] 若输入信号k ^的预充信号提前到达，即6、.?提前变为'0'，对于单轨异或逻辑 电路部分，NMOS管Nl和NMOS管Ν2关断，同时PMOS管Pl、PMOS管Ρ2打开，电源开始对节 点nl充电，此时a、?的预充信号还未到达，NMOS管Ν3和NMOS管M的其中之一处于开启， 输出预充值'〇'，同理，此时对于单轨同或逻辑电路部分，NMOS管ΝΓ和NMOS管N2'关断， 同时PMOS管ΡΓ、PMOS管P2'打开，电源开始对节点nbl充电，此时a、5的预充信号还未 到达，NMOS管N3'和NMOS管N4'的其中之一处于开启，歹输出预充值'0'，逻辑单元电路 实现预充。
[0027] 因此，输入信号a、3和k ?其中的一组预充信号到达，逻辑单元电路便开始进行 预充，输出端_7、歹输出预充值。
[0028] 当逻辑单元电路由预充周期转换为求值周期时，若输入信号& ?的求值信号提前 到达，即a、?提前变为互补值，此时6、?还保持为预充信号，即k f皆为'0'，此时NMOS管 Nl与NMOS管N2以及NMOS管ΝΓ与NMOS管N2'均处于关断状态，而PMOS管Pl与PMOS管 P2以及PMOS管ΡΓ与PMOS管P2'仍保持开启，两输出端_f、罗输出值保持为预充值'〇'，此 时逻辑单元电路仍保持预充状态，等到输入信号△、?求值信号到达时，如【具体实施方式】二 所述，电路进行求值。
[0029] 若输入信号6、?的求值信号提前到达，即k F提前变为互补值，此时a、还保持 为预充信号，即a、7皆为'0'，此时NMOS管N3与NMOS管M以及NMOS管N3'与NMOS管 N4'均处于关断状态，而PMOS管P3与PMOS管P4以及PMOS管P3'与PMOS管P4'仍保持开 启，两输出端_7、歹输出值保持为预充值'〇'，此时逻辑单元电路仍保持预充状态，等到输入 信号a、5求值信号到达时，按前述对电路进行求值。
[0030] 因此，只有当输入信号a、?和^瓦的求值信号全部到达时，逻辑单元电路才开始 进行求值。
[0031] 本发明能够有效地平衡逻辑单元内部节点的功耗，消除内部节点的记忆效应，有 效地解决了提前传播效应的影响。
【权利要求】
1. 一种同或-异或双轨预充电逻辑单元，其特征在于：其由单轨同或逻辑电路部分和 单轨抑或逻辑电路部分组成； 所述单轨异或逻辑电路部分，由NMOS管NUNMOS管N2、NM0S管N3、NM0S管M和PMOS 管PUPMOS管P2、PMOS管P3、PMOS管P4以及反相器Il组成； 其中NMOS管Nl源极接输入信号a，栅极接输入信号△ ;NM0S管N2源极接输入信号 S'，栅极接输入信号f ;同时NMOS管Nl和NMOS管N2的漏极短接； PMOS管Pl与PMOS管P2串联，其中PMOS管Pl的源极接电源KDD，栅极接输入信号心 漏极与PMOS管P2的源极短接，PMOS管P2的栅极接输入信号f，漏极与NMOS管Nl和NMOS 管N2的漏极短接； NMOS管N3栅极接输入信号瓦，NMOS管M栅极接输入信号a ;NM0S管N3和NMOS管N4 的源极短接，并与NMOS管Nl和NMOS管N2的漏极短接；NMOS管N3和NMOS管M的漏极短 接； PMOS管P3与PMOS管P4串联，其中PMOS管P3的源极接电源KDD，栅极接输入信号a， 漏极与PMOS管P4的源极短接，PMOS管P4的栅极接输入信号5，漏极与NMOS管N3和NMOS 管N4的漏极短接； NMOS管N3和NMOS管M的漏极输入到反相器II，反相器Il的输出端即为输出信号 J^(XOR)； 所述单轨同或逻辑电路部分，由NMOS管Nl'、NMOS管N2'、NMOS管N3'、NMOS管M'和 PMOS 管 PI'、PMOS 管 P2'、PMOS 管 P3'、PMOS 管 P4' 以及反相器 II' 组成； 其中NMOS管N1'源极接输入信号E，栅极接输入信号6 ;NM0S管N2'源极接输入信号 a，栅极接输入信号f ;同时NMOS管N1'和NMOS管N2'的漏极短接； PMOS管P1'与PMOS管P2'串联，其中PMOS管P1'的源极接电源KDD，栅极接输入信号 心漏极与PMOS管P2'的源极短接，PMOS管P2'的栅极接输入信号f，漏极与NMOS管N1'和 NMOS管N2'的漏极短接； NMOS管N3'栅极接输入信号5，NMOS管M'栅极接输入信号a ;NM0S管N3'和NMOS管 N4'的源极短接，并与NMOS管N1'和NMOS管N2'的漏极短接；NMOS管N3'和NMOS管N4' 的漏极短接； PMOS管P3'与PMOS管P4'串联，其中PMOS管P3'的源极接电源KDD，栅极接输入信号 a，漏极与PMOS管P4'的源极短接，PMOS管P4'的栅极接输入信号^，漏极与NMOS管N3'和 NMOS管M'的漏极短接； NMOS管N3'和NMOS管N4'的漏极输入到反相器II'，反相器II'的输出端即为输出信 号歹（XN0R。
【文档编号】H03K17/687GK104333362SQ201410470485
【公开日】2015年2月4日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】王晨旭, 韩良, 罗敏, 李 杰, 陈立章, 宋晨晨, 逄晓, 赵雷鹏 申请人:哈尔滨工业大学（威海）