一种基于mosfet零温度系数点的puf电路的制作方法
【专利摘要】本发明公开了一种基于MOSFET零温度系数点的PUF电路，该PUF电路中偏差信号产生电路的偏差输出信号的大小由工艺参数决定，同时也受非工艺参数的影响，偏差信号产生电路接入控制电压使第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管工作在零温度系数点使其漏电流不受温度影响，同时第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻和第八电阻的阻值不小于10KΩ，温度对电阻阻值的影响可以忽略；优点是偏差信号产生电路克服了非工艺参数的影响，具有较高的鲁棒性，不增加其他电路的基础上，保证PUF电路具有高鲁棒性且电路面积开销较小。
【专利说明】-种基于MOSFET零温度系数点的PUF电路
【技术领域】
[0001] 本发明涉及一种PUF电路，尤其是涉及一种基于MOSFET零温度系数点的PUF电 路。
【背景技术】
[0002] 物理不可克隆函数（Physical Unclonable Functions，PUF)电路是一种依赖集成 电路本身特性的函数发生电路，产生的数字信号可以作为芯片的身份标识。其中，集成电路 的本身特性是指在其制造过程中由于不可控的工艺偏差存在，致使相同电路产生信号的大 小及传输延迟出现偏差。PUF电路借助集成电路的这种内在特性，通过对比或其它方式处理 偏差信号，最终产生响应信号，因此，每个PUF电路拥有唯一的函数功能，称为PUF电路的唯 一性；同时对响应信号中的每一位而言，输出逻辑0和逻辑1的概率几乎相等，称为PUF电 路的随机性 [3]。由于工艺偏差的不可控性，即使攻击者已明确PUF电路的结构信息，同样难 以克隆出具有相同函数功能的PUF电路，称为PUF电路的不可克隆性。以上特点使得PUF 电路可以有效地防御包括侵入式攻击[4]的多种攻击形式。因此，PUF电路可作为安全芯片 应用于身份认证、密钥产生和硬件知识产权保护等多种安全系统中。
[0003] 由于PUF电路的设计是基于集成电路制造过程中微弱的工艺参数偏差，电路的函 数功能容易受供电电压、温度以及老化（包括负偏压温度不稳定、氧化层击穿和热载流子 效应等）等因素的影响。鲁棒性是指在各种因素影响下PUF电路仍保持正常工作的属性， 是PUF电路的一个重要性能指标。PUF电路的鲁棒性严重影响应用系统的安全性，高鲁棒性 PUF电路已经成为当前研究和设计的重点。目前提高PUF电路鲁棒性的方法主要采用纠错 电路和改变电路的操作时序等，但是存在芯片面积开销较大等问题。鉴此，设计一种具有高 鲁棒性且可以节省电路面积开销的PUF电路具有重大意义。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种具有高鲁棒性且可以节省电路面积开销 的基于MOSFET零温度系数点的PUF电路。
[0005] 本发明解决上述技术问题所采用的技术方案为：一种基于MOSFET零温度系数点 的PUF电路,包括至少一个PUF电路单元,所述的PUF电路单元包括偏差信号发生电路模 组、信号选择电路和对比输出电路，所述的偏差信号发生电路模组由两个偏差信号发生电 路组成，所述的偏差信号发生电路包括第一 NM0S管、第二NM0S管、第三NM0S管、第四NM0S 管、第五NM0S管、第六NM0S管、第七NM0S管、第八NM0S管、第一电阻、第二电阻、第三电阻、 第四电阻、第五电阻、第六电阻、第七电阻和第八电阻，所述的第一 NM0S管的栅极、所述的 第二NM0S管的栅极、所述的第三NM0S管的栅极、所述的第四NM0S管的栅极、所述的第五 NM0S管的栅极、所述的第六NM0S管的栅极、所述的第七NM0S管的栅极和所述的第八NM0S 管的栅极连接且其连接端为所述的偏差信号发生电路的控制电压输入端，所述的偏差信号 发生电路的控制电压输入端接入控制电压，所述的控制电压使所述的第一 NM0S管、所述的 第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六 NM0S管、所述的第七NM0S管和所述的第八NM0S管工作在零温度系数点，所述的第一电阻 的一端、所述的第二电阻的一端、所述的第三电阻的一端、所述的第四电阻的一端、所述的 第五电阻的一端、所述的第六电阻的一端、所述的第七电阻的一端和所述的第八电阻的一 端连接且其连接端为所述的偏差信号发生电路的电源电压输入端，所述的第一 NMOS管的 源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极、 所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述 的第八NMOS管的源极连接且其连接端为所述的偏差信号发生电路的接地端，所述的第一 NMOS管的漏极和所述的第一电阻的另一端连接且其连接端为所述的偏差信号发生电路的 第一偏差信号输出端，所述的第二NMOS管的漏极和所述的第二电阻的另一端连接且其连 接端为所述的偏差信号发生电路的第二偏差信号输出端，所述的第三NMOS管的漏极和所 述的第三电阻的另一端连接且其连接端为所述的偏差信号发生电路的第三偏差信号输出 端，所述的第四NMOS管的漏极和所述的第四电阻的另一端连接且其连接端为所述的偏差 信号发生电路的第四偏差信号输出端，所述的第五NMOS管的漏极和所述的第五电阻的另 一端连接且其连接端为所述的偏差信号发生电路的第五偏差信号输出端，所述的第六NMOS 管的漏极和所述的第六电阻的另一端连接且其连接端为所述的偏差信号发生电路的第六 偏差信号输出端，所述的第七NMOS管的漏极和所述的第七电阻的另一端连接且其连接端 为所述的偏差信号发生电路的第七偏差信号输出端，所述的第八NMOS管的漏极和所述的 第八电阻的另一端连接且其连接端为所述的偏差信号发生电路的第八偏差信号输出端，所 述的第一 NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第 五NMOS管、所述的第六NMOS管、所述的第七NMOS管和所述的第八NMOS管的规格相同，所 述的第一电阻、所述的第二电阻、所述的第三电阻、所述的第四电阻、所述的第五电阻、所述 的第六电阻、所述的第七电阻和所述的第八电阻的阻值相同且不小于10ΚΩ，两个所述的偏 差信号发生电路的第一偏差信号输出端、第二偏差信号输出端、第三偏差信号输出端、第四 偏差信号输出端、第五偏差信号输出端、第六偏差信号输出端、第七偏差信号输出端和第八 偏差信号输出端分别与所述的信号选择电路连接，所述的信号选择电路与所述的对比输出 电路连接。
[0006] 所述的信号选择电路由两个八选一数据选择器组成，两个八选一数据选择器分别 为第一数据选择器和第二数据选择器，第一个所述的偏差信号发生电路的第一偏差信号输 出端、第二偏差信号输出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差信号输 出端、第六偏差信号输出端、第七偏差信号输出端和第八偏差信号输出端与所述的第一数 据选择器的信号输入端连接，第二个所述的偏差信号发生电路的第一偏差信号输出端、第 二偏差信号输出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差信号输出端、第 六偏差信号输出端、第七偏差信号输出端和第八偏差信号输出端与所述的第二数据选择器 的信号输入端连接，第一数据选择器的信号输出端和第二数据选择器的信号输出端分别与 所述的对比输出电路的信号输入端连接。
[0007] 所述的对比输出电路包括第九NM0S管、第十NM0S管、第i^一 NM0S管、第十二NM0S 管、第十三NMOS管、第十四NMOS管、第一 PM0S管、第二PM0S管、第三PM0S管和第四PM0S 管，所述的第九NM0S管的源极接地，所述的第九NM0S管的漏极、所述的第十NM0S管的漏 极和所述的第i NMOS管的漏极连接，所述的第十匪OS管的源极、所述的第十三NMOS管 的漏极和所述的第十四NM0S管的漏极连接，所述的第十一 NM0S管的源极、所述的第十二 NM0S管的漏极和所述的第十三NM0S管的源极连接，所述的第十四NM0S管的源极、所述的第 一 PM0S管的漏极、所述的第二PM0S管的漏极、所述的第十二匪0S管的栅极和所述的第三 PM0S管的栅极连接且其连接端为所述的对比输出电路的信号输出端，所述的第十二NM0S 管的源极、所述的第三PM0S管的漏极、所述的第四PM0S管的漏极、所述的第十四NM0S管的 栅极和所述的第二PM0S管的栅极连接且其连接端为所述的对比输出电路的反相信号输出 端，所述的第一 PM0S管的源极、所述的第二PM0S管的源极、所述的第三PM0S管的源极、所 述的第四PM0S管的源极和所述的第十三NM0S管的栅极连接且其连接端为所述的对比输出 电路的电源端，所述的第九NM0S管的栅极、所述的第一 PM0S管的栅极和所述的第四PM0S 管的栅极连接且其连接端为所述的对比输出电路的预充电信号输入端，所述的第十NM0S 管的栅极为所述的对比输出电路的第一信号输入端，所述的第十一 NM0S管的栅极为所述 的对比输出电路的第二信号输入端。
[0008] 与现有技术相比，本发明的优点在于通过采用由第一 NM0S管、第二NM0S管、第三 NM0S管、第四NM0S管、第五NM0S管、第六NM0S管、第七NM0S管、第八NM0S管、第一电阻、第 二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻和第八电阻构成的偏差信号产 生电路，偏差信号产生电路的偏差输出信号的大小由工艺参数决定，同时也受非工艺参数 的影响，偏差信号产生电路接入控制电压使第一 NM0S管、第二NM0S管、第三NM0S管、第四 NM0S管、第五NM0S管、第六NM0S管、第七NM0S管和第八NM0S管工作在零温度系数点，此时 这些NM0S管工作在ZTC点时漏电流不受温度影响，同时第一电阻、第二电阻、第三电阻、第 四电阻、第五电阻、第六电阻、第七电阻和第八电阻的阻值不小于10ΚΩ时，温度对电阻阻 值的影响可以忽略，由此偏差信号产生电路克服了非工艺参数的影响，增强了其内各部件 对非工艺参数的鲁棒性，而偏差信号产生电路的鲁棒性决定整个PUF电路的函数功能，本 发明的PUF电路在不增加其他电路的基础上，具有高鲁棒性且可以节省电路面积开销；
[0009] 当信号选择电路由两个八选一数据选择器构成时，受工艺偏差的影响，偏差信号 发生电路中最初被选中的偏差电压信号经过八选一数据选择器后会再次出现偏差，将进一 步扰乱PUF电路响应与电路结构间的数据相关性，使得PUF电路的函数功能更加难以预测， 从而进一步提1? PUF电路的安全性；
[0010] 当对比输出电路包括第九NM0S管、第十NM0S管、第i^一 NM0S管、第十二NM0S管、 第十三NM0S管、第十四NM0S管、第一 PM0S管、第二PM0S管、第三PM0S管和第四PM0S管， 对比输出电路实现灵敏放大器功能，可以提高电路的求值速度，实现电路的快速输出。
【专利附图】
【附图说明】
[0011] 图1为本发明的原理框图；
[0012] 图2为本发明的PUF电路单元的电路图；
[0013] 图3为NM0S管在不同温度下的I-V特性曲线；
[0014] 图4为NM0S管参数失配时I-V特性曲线；
[0015] 图5为本发明的偏差信号发生电路输出偏差信号的蒙特卡洛仿真图；
[0016] 图6为本发明的PUF电路的工作时序图；
[0017] 图7为PUF电路在不同温度条件下的鲁棒性分析图；
[0018] 图8为PUF电路在不同电压条件下的鲁棒性分析图。
【具体实施方式】
[0019] 以下结合附图实施例对本发明作进一步详细描述。
[0020] 实施例：如图1和图2所示，一种基于M0SFET零温度系数点的PUF电路，包括至少 一个PUF电路单元1，PUF电路单元1包括偏差信号发生电路模组2、信号选择电路3和对 比输出电路4,偏差信号发生电路模组2由两个偏差信号发生电路5组成，偏差信号发生电 路包括第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3、第四NM0S管N4、第五NM0S管N5、 第六NM0S管N6、第七NM0S管N7、第八NM0S管N8、第一电阻R1、第二电阻R2、第三电阻R3、 第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和第八电阻R8,第一 NM0S管N1的栅 极、第二NM0S管N2的栅极、第三NM0S管N3的栅极、第四NM0S管Μ的栅极、第五NM0S管 Ν5的栅极、第六NM0S管Ν6的栅极、第七NM0S管Ν7的栅极和第八NM0S管Ν8的栅极连接且 其连接端为偏差信号发生电路5的控制电压输入端，偏差信号发生电路5的控制电压输入 端接入控制电压VC，控制电压VC使第一 NM0S管Ν1、第二NM0S管Ν2、第三NM0S管Ν3、第四 NM0S管Ν4、第五NM0S管Ν5、第六NM0S管Ν6、第七NM0S管Ν7和第八NM0S管Ν8工作在零温 度系数点，第一电阻R1的一端、第二电阻R2的一端、第三电阻R3的一端、第四电阻R4的一 端、第五电阻R5的一端、第六电阻R6的一端、第七电阻R7的一端和第八电阻R8的一端连 接且其连接端为偏差信号发生电路5的电源电压输入端，偏差信号发生电路5的电源电压 输入端接入电源电压Vdd，第一 NM0S管Ν1的源极、第二NM0S管Ν2的源极、第三NM0S管Ν3 的源极、第四NM0S管N4的源极、第五NM0S管N5的源极、第六NM0S管N6的源极、第七NM0S 管N7的源极和第八NM0S管N8的源极连接且其连接端为偏差信号发生电路5的接地端，第 一 NM0S管N1的漏极和第一电阻R1的另一端连接且其连接端为偏差信号发生电路5的第 一偏差信号输出端，输出第一偏差信号（输出电压）VI，第二NM0S管N2的漏极和第二电阻 R2的另一端连接且其连接端为偏差信号发生电路5的第二偏差信号输出端，输出第二偏差 信号（输出电压）V2,第三NM0S管N3的漏极和第三电阻R3的另一端连接且其连接端为偏 差信号发生电路5的第三偏差信号输出端，输出第三偏差信号（输出电压）V3,第四NM0S管 N4的漏极和第四电阻R4的另一端连接且其连接端为偏差信号发生电路5的第四偏差信号 输出端，输出第四偏差信号（输出电压）V4,第五NM0S管N5的漏极和第五电阻R5的另一端 连接且其连接端为偏差信号发生电路5的第五偏差信号输出端，输出第五偏差信号（输出 电压）V5,第六NM0S管N6的漏极和第六电阻R6的另一端连接且其连接端为偏差信号发生 电路5的第六偏差信号输出端，输出第六偏差信号（输出电压）V6,第七NM0S管N7的漏极 和第七电阻R7的另一端连接且其连接端为偏差信号发生电路5的第七偏差信号输出端，输 出第七偏差信号（输出电压）V7,第八NM0S管N8的漏极和第八电阻R8的另一端连接且其 连接端为偏差信号发生电路5的第八偏差信号输出端，输出第八偏差信号（输出电压）V8， 第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3、第四NM0S管N4、第五NM0S管N5、第六 NM0S管N6、第七NM0S管N7和第八NM0S管N8的规格相同，第一电阻R1、第二电阻R2、第三 电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和第八电阻R8的阻值相同且 不小于10ΚΩ ;两个偏差信号发生电路5的第一偏差信号输出端、第二偏差信号输出端、第 三偏差信号输出端、第四偏差信号输出端、第五偏差信号输出端、第六偏差信号输出端、第 七偏差信号输出端和第八偏差信号输出端分别与信号选择电路3连接，述的信号选择电路 3与对比输出电路4连接。
[0021] 本实施例中信号选择电路3由两个八选一数据选择器组成，两个八选一数据选择 器分别为第一数据选择器31和第二数据选择器32,第一个偏差信号发生电路5的第一偏差 信号输出端、第二偏差信号输出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差 信号输出端、第六偏差信号输出端、第七偏差信号输出端和第八偏差信号输出端与第一数 据选择器31的信号输入端连接，第二个偏差信号发生电路5的第一偏差信号输出端、第二 偏差信号输出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差信号输出端、第六 偏差信号输出端、第七偏差信号输出端和第八偏差信号输出端与第二数据选择器32的信 号输入端连接，第一数据选择器31的信号输出端和第二数据选择器32的信号输出端分别 与对比输出电路4的信号输入端连接。
[0022] 本实施例中，对比输出电路4包括第九NM0S管N9、第十NM0S管N10、第^^一 NM0S 管Nil、第十二NM0S管N12、第十三NM0S管N13、第十四NM0S管N14、第一 PM0S管P1、第二 PM0S管P2、第三PM0S管P3和第四PM0S管P4,第九NM0S管N9的源极接地，第九NM0S管N9 的漏极、第十NM0S管N10的漏极和第i^一 NM0S管Nil的漏极连接，第十NM0S管N10的源 极、第十三NM0S管N13的漏极和第十四NM0S管N14的漏极连接，第i^一 NM0S管Nil的源 极、第十二NM0S管N12的漏极和第十三NM0S管N13的源极连接，第十四NM0S管N14的源 极、第一 PM0S管P1的漏极、第二PM0S管P2的漏极、第十二NM0S管N12的栅极和第三PM0S 管P3的栅极连接且其连接端为对比输出电路4的信号输出端，对比输出电路4的信号输出 端输出响应信号0UT，第十二NM0S管N12的源极、第三PM0S管P3的漏极、第四PM0S管P4 的漏极、第十四NM0S管N14的栅极和第二PM0S管P2的栅极连接且其连接端为对比输出电 路4的反相信号输出端，对比输出电路4的反相信号输出端输出反相响应信号0UTB，第一 PM0S管P1的源极、第二PM0S管P2的源极、第三PM0S管P3的源极、第四PM0S管P4的源 极和第十三NM0S管N13的栅极连接且其连接端为对比输出电路4的电源端，接入电源电压 Vdd，第九NM0S管N9的栅极、第一 PM0S管P1的栅极和第四PM0S管P4的栅极连接且其连 接端为对比输出电路4的预充电信号输入端，接入预充电信号PRE，第十NM0S管N10的栅极 为对比输出电路4的第一信号输入端，对比输出电路4的第一信号输入端与第一数据选择 器31的信号输出端连接，第^ NM0S管Nil的栅极为对比输出电路4的第二信号输入端， 对比输出电路4的第二信号输入端与第二数据选择器32的信号输出端连接。
[0023] 本申请的PUF电路的发明构思主要的基于M0SFET零温度系数点，M0SFET的零温 度系数点理论如下所述
[0024] M0SFET的漏电流ID如式（1)所示：
[0025]
【权利要求】
1. 一种基于MOSFET零温度系数点的PUF电路，包括至少一个PUF电路单元，所述的 PUF电路单元包括偏差信号发生电路模组、信号选择电路和对比输出电路，其特征在于所述 的偏差信号发生电路模组由两个偏差信号发生电路组成，所述的偏差信号发生电路包括第 一 NM0S管、第二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管、第六NM0S管、第七NM0S 管、第八NM0S管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻 和第八电阻，所述的第一 NM0S管的栅极、所述的第二NM0S管的栅极、所述的第三NM0S管的 栅极、所述的第四NM0S管的栅极、所述的第五NM0S管的栅极、所述的第六NM0S管的栅极、 所述的第七NM0S管的栅极和所述的第八NM0S管的栅极连接且其连接端为所述的偏差信号 发生电路的控制电压输入端，所述的偏差信号发生电路的控制电压输入端接入控制电压， 所述的控制电压使所述的第一 NM0S管、所述的第二NM0S管、所述的第三NM0S管、所述的 第四NM0S管、所述的第五NM0S管、所述的第六NM0S管、所述的第七NM0S管和所述的第八 NM0S管工作在零温度系数点，所述的第一电阻的一端、所述的第二电阻的一端、所述的第三 电阻的一端、所述的第四电阻的一端、所述的第五电阻的一端、所述的第六电阻的一端、所 述的第七电阻的一端和所述的第八电阻的一端连接且其连接端为所述的偏差信号发生电 路的电源电压输入端，所述的第一 NM0S管的源极、所述的第二NM0S管的源极、所述的第三 NM0S管的源极、所述的第四NM0S管的源极、所述的第五NM0S管的源极、所述的第六NM0S 管的源极、所述的第七NM0S管的源极和所述的第八NM0S管的源极连接且其连接端为所述 的偏差信号发生电路的接地端，所述的第一 NM0S管的漏极和所述的第一电阻的另一端连 接且其连接端为所述的偏差信号发生电路的第一偏差信号输出端，所述的第二NM0S管的 漏极和所述的第二电阻的另一端连接且其连接端为所述的偏差信号发生电路的第二偏差 信号输出端，所述的第三NM0S管的漏极和所述的第三电阻的另一端连接且其连接端为所 述的偏差信号发生电路的第三偏差信号输出端，所述的第四NM0S管的漏极和所述的第四 电阻的另一端连接且其连接端为所述的偏差信号发生电路的第四偏差信号输出端，所述的 第五NM0S管的漏极和所述的第五电阻的另一端连接且其连接端为所述的偏差信号发生电 路的第五偏差信号输出端，所述的第六NM0S管的漏极和所述的第六电阻的另一端连接且 其连接端为所述的偏差信号发生电路的第六偏差信号输出端，所述的第七NM0S管的漏极 和所述的第七电阻的另一端连接且其连接端为所述的偏差信号发生电路的第七偏差信号 输出端，所述的第八NM0S管的漏极和所述的第八电阻的另一端连接且其连接端为所述的 偏差信号发生电路的第八偏差信号输出端，所述的第一 NM0S管、所述的第二NM0S管、所述 的第三NM0S管、所述的第四NM0S管、所述的第五NM0S管、所述的第六NM0S管、所述的第七 NM0S管和所述的第八NM0S管的规格相同，所述的第一电阻、所述的第二电阻、所述的第三 电阻、所述的第四电阻、所述的第五电阻、所述的第六电阻、所述的第七电阻和所述的第八 电阻的阻值相同且不小于10ΚΩ，两个所述的偏差信号发生电路的第一偏差信号输出端、第 二偏差信号输出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差信号输出端、第 六偏差信号输出端、第七偏差信号输出端和第八偏差信号输出端分别与所述的信号选择电 路连接，所述的信号选择电路与所述的对比输出电路连接。
2. 根据权利要求1所述的一种基于MOSFET零温度系数点的PUF电路，其特征在于所述 的信号选择电路由两个八选一数据选择器组成，两个八选一数据选择器分别为第一数据选 择器和第二数据选择器，第一个所述的偏差信号发生电路的第一偏差信号输出端、第二偏 差信号输出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差信号输出端、第六偏 差信号输出端、第七偏差信号输出端和第八偏差信号输出端与所述的第一数据选择器的信 号输入端连接，第二个所述的偏差信号发生电路的第一偏差信号输出端、第二偏差信号输 出端、第三偏差信号输出端、第四偏差信号输出端、第五偏差信号输出端、第六偏差信号输 出端、第七偏差信号输出端和第八偏差信号输出端与所述的第二数据选择器的信号输入端 连接，第一数据选择器的信号输出端和第二数据选择器的信号输出端分别与所述的对比输 出电路的信号输入端连接。
3.根据权利要求1所述的一种基于MOSFET零温度系数点的PUF电路，其特征在于所 述的对比输出电路包括第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二NMOS管、第十三 NMOS管、第十四NMOS管、第一 PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述的 第九NMOS管的源极接地，所述的第九NMOS管的漏极、所述的第十NMOS管的漏极和所述的 第^ NMOS管的漏极连接，所述的第十NMOS管的源极、所述的第十三NMOS管的漏极和所 述的第十四NMOS管的漏极连接，所述的第^ NMOS管的源极、所述的第十二NMOS管的漏 极和所述的第十三NMOS管的源极连接，所述的第十四NMOS管的源极、所述的第一 PMOS管 的漏极、所述的第二PMOS管的漏极、所述的第十二NMOS管的栅极和所述的第三PMOS管的 栅极连接且其连接端为所述的对比输出电路的信号输出端，所述的第十二NMOS管的源极、 所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第十四NMOS管的栅极和所 述的第二PMOS管的栅极连接且其连接端为所述的对比输出电路的反相信号输出端，所述 的第一 PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四 PMOS管的源极和所述的第十三NMOS管的栅极连接且其连接端为所述的对比输出电路的电 源端，所述的第九NMOS管的栅极、所述的第一 PMOS管的栅极和所述的第四PMOS管的栅极 连接且其连接端为所述的对比输出电路的预充电信号输入端，所述的第十NMOS管的栅极 为所述的对比输出电路的第一信号输入端，所述的第十一 NMOS管的栅极为所述的对比输 出电路的第二信号输入端。
【文档编号】H03K19/094GK104283549SQ201410467756
【公开日】2015年1月14日 申请日期:2014年9月15日 优先权日:2014年9月15日
【发明者】汪鹏君, 张学龙, 张跃军 申请人:宁波大学