一种具有高电源抑制比特性的带隙基准电路的制作方法

本发明涉及带隙基准电路领域，特别是涉及一种具有高电源抑制比特性的带隙基准电路。
背景技术：
：带隙基准电路的基本原理是将两个具有相反温度系数的电压以合适的权重相加，最终获得具有零温度系数的基准电压。例如，电压V+拥有正温度系数，电压V-拥有负温度系数，存在合适的权重α和权重β，满足这样就得到具有零温度系数的基准电压，基准电压的表达式为Vref＝αV++βV-。双极型晶体管(BJT)有以下两种特性：1、双极型晶体管的基极—发射极电压VBE电压与绝对温度成反比；2、在不同集电极电流下，双极型晶体管的基极—发射极电压的差值ΔVBE与绝对温度成正比。因此双极晶体管可构成带隙基准电压电路的核心。在带隙基准电路中，电源电压的波动，会引起Vref的波动。电源抑制比是衡量电路对电源线上噪声的抑制能力的参数。因此，有必要设计一种增强电源抑制比，可减少电源波动对带隙基准电路带来的干扰的带隙基准电路。技术实现要素：本发明的目的在于克服现有技术的不足，提供一种具有高电源抑制比特性的带隙基准电路，减少直流电源VDD对带隙基准核心电路及其各支路的直流电输入端电压Vd的干扰，提高电源抑制比；采用Cascade结构的电流电路，增大直流电源VDD和带隙基准核心电路的直流电输入端之间的阻值，从而增强电源抑制比和电路稳定性。本发明的目的是通过以下技术方案来实现的：一种具有高电源抑制比特性的带隙基准电路，它包括带隙基准核心电路、基准电压产生电路和泄放通道。带隙基准核心电路、基准电压产生电路和泄放通道的直流电输入端与直流电源VDD连接，带隙基准核心电路的第一输出端与基准电压产生电路的控制输入端连接，带隙基准核心电路的第二输出端与泄放通道的控制输入端连接，基准电压产生电路的第一输出端输出基准电压VREF，基准电压产生电路的第二输出端、泄放通道的输出端和带隙基准核心电路的第三输出端均与地对接。所述的泄放通道用于减少直流电源VDD对带隙基准核心电路及其各支路的直流电输入端电压Vd的干扰，提高电源抑制比，使得带隙基准核心电路的第二输出端口的电压不会随 外界条件的改变而变化。所述的带隙基准核心电路包括NMOS管NM3、NMOS管NM4、电阻R3和电阻R4。所述的带隙基准核心电路还包括PMOS管PM1、PMOS管PM2、三极管PNP1、三极管PNP2和电阻R1。NMOS管NM3的栅极、NMOS管NM4的栅极、NMOS管NM4的漏极通过电阻R4均与PMOS管PM2的漏极连接，NMOS管NM4的漏极还与带隙基准核心电路的第二输出端连接，NMOS管NM4的源极与三极管PNP2的发射极连接。NMOS管NM3的漏极与PMOS管PM1的栅极、PMOS管PM2的栅极和带隙基准核心电路的第一输出端连接，NMOS管NM3的漏极还通过电阻R3与PMOS管PM1的漏极连接，NMOS管NM3的源极通过电阻R1与三极管PNP1的发射极连接。PMOS管PM1的源极和PMOS管PM2的源极均与带隙基准核心电路的直流电输入端连接。三极管PNP1、三极管PNP2的集电极和基极均与带隙基准核心电路的第三输出端连接。所述的基准电压产生电路包括PMOS管PM3、三极管PNP3和电阻R2。PMOS管PM3的源极与基准电压产生电路的直流电输入端连接，PMOS管PM3的漏极分别与基准电压输出端和电阻R2的一端连接，PMOS管PM3的栅极与基准电压产生电路的控制输入端连接，电阻R2的另一端与三极管PNP3的发射极连接，三极管PNP3的集电极和基极均与基准电压产生电路的第二输出端连接。所述的泄放通道包括PMOS管PM4和NMOS管NM1。PMOS管PM4的源极与泄放通道的直流电输入端连接，PMOS管PM4的漏极分别与NMOS管NM1的漏极和栅极连接，PMOS管PM4的栅极与泄放通道的控制输入端连接，NMOS管NM1的源极与泄放通道的输出端连接。它还包括用于减少直流电源对带隙基准核心电路、基准电压产生电路和泄放通道的直流电输入端电压Vd的干扰及增强电源抑制比的抗干扰电路。抗干扰电路的直流电输入端与直流电源VDD连接，抗干扰电路的输出端与地对接。所述的抗干扰电路包括MOS电容器NM2。MOS电容器NM2的栅极与抗干扰电路的直流电输入端连接，MOS电容器NM2的源极和漏极均与抗干扰电路的输出端连接。所述的抗干扰电路包括电容元件。电容元件的一端与抗干扰电路的直流电输入端连接，其另一端与抗干扰电路的输出端连接。它还包括电流电路，所述的电流电路用于增大直流电源VDD和带隙基准核心电路的直流 电输入端之间的阻值，减少直流电源VDD对直流电输入端电压Vd的干扰，从而增强电源抑制比和电路稳定性。电流电路的输入端与直流电源VDD连接，电流电路的输出端与分别与带隙基准核心电路、运算放大电路、基准电压产生电路、泄放通道和抗干扰电路的直流电输入端连接。所述的电流电路包括第一电流镜、PMOS管PM7和第二电流镜，第一电流镜的输入端与电流电路的输入端连接，第一电流镜的输出端与电流电路的输出端，第一电流镜的镜像端与第二电流镜的镜像端连接，第二电流镜的输入端与PMOS管PM7的漏极连接，PMOS管PM7的源极与电流电路的输出端，PMOS管PM7的栅极与带隙基准核心电路的第一输出端连接。所述的电流电路包括由PMOS管PM5和PMOS管PM6组成的Cascade结构的电流源I。PMOS管PM5的源极与电流电路的输入端连接，PMOS管PM5的漏极与PMOS管PM6的源极连接，PMOS管PM5的栅极与开关控制信号Q的输入端连接，PMOS管PM6的栅极与开关控制信号Q′的输入端连接，PMOS管PM6的漏极与电流电路的输出端连接。本发明的有益效果是：1、在带隙基准电路中，增加由PMOS管PM4和NMOS管NM1组成的泄放通道，来减小电源VDD带来的干扰。2、为了增强电源抑制比，电流电路中的电流源I由Cascade结构来实现，增大了直流电源VDD到Vd到阻值，减小了直流电源对Vd的干扰，从而提高电源抑制比。3、为了增强电源抑制比，在带隙基准电路的旁边增加一个电源到地的电容，即抗干扰电路，利用对电容的充放电原理来减小电源波动对带隙基准电路的干扰。附图说明图1为本发明具有高电源抑制比特性的带隙基准电路的结构框图；图2为本发明带隙基准电路的电路原理图之一；图3为本发明带隙基准电路的电路原理图之二图4为本发明结构与传统的结构的电源抑制比仿真结果比较图。具体实施方式下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。如图1所示，一种具有高电源抑制比特性的带隙基准电路，它包括带隙基准核心电路、基准电压产生电路、电流电路、泄放通道和抗干扰电路。所述的泄放通道用于减少直流电源对带隙基准核心电路及其各支路的直流电输入端电压Vd的干扰及增强电源抑制比；所述的抗干扰电路用于减少由于直流电源VDD的波动而带来 的干扰，减少带隙基准电路各支路电流所带来的干扰，提高带隙基准电路的电源抑制比；所述的电流电路用于增大直流电源VDD和带隙基准核心电路的直流电输入端之间的阻值，减少直流电源VDD对直流电输入端电压Vd的干扰，从而增强电源抑制比和电路稳定性，使得带隙基准核心电路的第二输出端口的电压不会随外界条件的改变而变化。其中，带隙基准核心电路、基准电压产生电路、泄放通道和抗干扰电路的直流电输入端均通过电流电路与直流电源VDD连接，带隙基准核心电路的第一输出端与基准电压产生电路的控制输入端连接，带隙基准核心电路的第二输出端与泄放通道的控制输入端连接，基准电压产生电路的第一输出端输出基准电压VREF，基准电压产生电路的第二输出端、泄放通道的输出端、抗干扰电路的输出端和带隙基准核心电路的第三输出端均与地对接。(一)带隙基准核心电路如图3所示，所述的带隙基准核心电路包括NMOS管NM3、NMOS管NM4、电阻R3和电阻R4，还包括PMOS管PM1、PMOS管PM2、三极管PNP1、三极管PNP2和电阻R1。NMOS管NM3的栅极、NMOS管NM4的栅极、NMOS管NM4的漏极通过电阻R4均与PMOS管PM2的漏极连接，NMOS管NM4的漏极还与带隙基准核心电路的第二输出端连接，NMOS管NM4的源极与三极管PNP2的发射极连接。NMOS管NM3的漏极与PMOS管PM1的栅极、PMOS管PM2的栅极和带隙基准核心电路的第一输出端连接，NMOS管NM3的漏极还通过电阻R3与PMOS管PM1的漏极连接，NMOS管NM3的源极通过电阻R1与三极管PNP1的发射极连接。PMOS管PM1的源极和PMOS管PM2的源极均与带隙基准核心电路的直流电输入端连接。三极管PNP1、三极管PNP2的集电极和基极均与带隙基准核心电路的第三输出端连接。基准电压不仅受温度的影响，而且还受到电源电压浮动和噪声的影响。电源抑制比就是电源电压存在的纹波电压频率从低到高变化时，基准输出电压变化相对于电源电压变化的小信号增益。有时我们可以用下面的公式表示基准PSRR，单位为dB：PSRR=20logVREFVCC]]>式中，VREF和VCC分别表示基准电压和电源电压的交流小信号变化量。简单的说，基准PSRR就表示电源电压到基准电压的小信号增益。本发明中，图3所示的X点和Y点的电压相等，即运算放大器OP1的反相输入端电压Vx和运算放大器OP1的同相输入端电压Vy相等，且其满足以下计算公式：VX＝VR3+VBE1VY＝VBE2式中，VR3－电阻R3上的压降；VBE1－三极管PNP1的基极和发射机之间的电压；VBE2－三极管PNP2的基极和发射机之间的电压。由此可以得到流过电阻R3的电流，其计算公式为：I1=VBE1-VBE2R3.]]>该电流I1与绝对温度成正比，由于PM1＝N×PM3，PMOS管PM1和PMOS管PM3的宽长比为N：1，利用镜像关系可以得到流过电阻R4上的电流，其计算公式为：I3＝N×I1。故电流I3也与绝对温度成正比，即具有正温度系数，此时可以得到输出的基准电压VREF，其计算公式为：VREF＝R4×I3+VBE3。综上所述，可以得到：VREF=MR4R3(VBE1-VBE2)+VBE3=MR4R3ΔVBE+VBE3.]]>只要合理的设置的值，就可以使得基准电压VREF具有零温度系数。(二)基准电压产生电路所述的基准电压产生电路包括PMOS管PM3、三极管PNP3和电阻R2。PMOS管PM3的源极与基准电压产生电路的直流电输入端连接，PMOS管PM3的漏极分别与基准电压输出端和电阻R2的一端连接，PMOS管PM3的栅极与基准电压产生电路的控制输入端连接，电阻R2的另一端与三极管PNP3的发射极连接，三极管PNP3的集电极和基极均与基准电压产生电路的第二输出端连接。(三)泄放通道所述的泄放通道包括PMOS管PM4和NMOS管NM1。PMOS管PM4的源极与泄放通道的直流电输入端连接，PMOS管PM4的漏极分别与NMOS管NM1的漏极和栅极连接，PMOS管PM4的栅极与泄放通道的控制输入端连接，NMOS管NM1的源极与泄放通道的输出端连接。带隙基准电路中的泄放通道，能够使得带隙基准核心电路的第二输出端口的电压不会随外界条件的改变而变化，也可不设置PMOS管PM4。(四)抗干扰电路本发明还包括用于减少直流电源对带隙基准核心电路、基准电压产生电路和泄放通道的直流电输入端电压Vd的干扰及增强电源抑制比的抗干扰电路。抗干扰电路的直流电输入端与直流电源VDD连接，抗干扰电路的输出端与地对接。所述的抗干扰电路可由MOS电容器NM2组成。MOS电容器NM2的栅极与抗干扰电路的直流电输入端连接，MOS电容器NM2的源极和漏极均与抗干扰电路的输出端连接。所述的抗干扰电路也可由电容元件组成。电容元件的一端与抗干扰电路的直流电输入端连接，其另一端与抗干扰电路的输出端连接。(五)电流电路它还包括电流电路，所述的电流电路用于增大直流电源VDD和带隙基准核心电路的直流电输入端之间的阻值，减少直流电源VDD对直流电输入端电压Vd的干扰，从而增强电源抑制比和电路稳定性。电流电路的输入端与直流电源VDD连接，电流电路的输出端与分别与带隙基准核心电路、运算放大电路、基准电压产生电路、泄放通道和抗干扰电路的直流电输入端连接。如图2所示，所述的电流电路包括第一电流镜、PMOS管PM7和第二电流镜，第一电流镜的输入端与电流电路的输入端连接，第一电流镜的输出端与电流电路的输出端，第一电流镜的镜像端与第二电流镜的镜像端连接，第二电流镜的输入端与PMOS管PM7的漏极连接，PMOS管PM7的源极与电流电路的输出端，PMOS管PM7的栅极与带隙基准核心电路的第一输出端连接。其中，第一电流镜为N:1，N为5或6，即第一电流镜为5:1或6:1输出，第二电流镜为1:1输出，PMOS管PM1支路的电流为I，则PMOS管PM2、PMOS管PM3、PMOS管PM7各支路的镜像电流也为I，泄放通道的电流M倍的I，这里的M取值为1～2之间。如图3所示，所述的电流电路包括由PMOS管PM5和PMOS管PM6组成的Cascade结构的电流源I。PMOS管PM5的源极与电流电路的输入端连接，PMOS管PM5的漏极与PMOS管PM6的源极连接，PMOS管PM5的栅极与开关控制信号Q的输入端连接，PMOS管PM6的栅极与开关控制信号Q′的输入端连接，PMOS管PM6的漏极与电流电路的输出端连接。(六)实验仿真在带隙基准电路中，电源电压VDD的波动，会引起所输出的基准电压VREF波动。电源抑制比是衡量电路对电源线上噪声的抑制能力的参数。1、在带隙基准电路中，增加由PMOS管PM4和NMOS管NM1组成的泄放通道，来减小电源VDD带来的干扰。2、为了增强电源抑制比，电流电路中的电流源I由Cascade结构来实现，增大了直流电源VDD到Vd到阻值，减小了直流电源对Vd的干扰，从而提高电源抑制比。3、为了增强电源抑制比，在带隙基准电路的旁边增加一个电源到地的电容，即抗干扰电路，利用对电容的充放电原理来减小电源波动对带隙基准电路的干扰。假设：由于电源电压VDD的波动，引起注入电流源I的变化为ΔI。抗干扰电路中的MOS电容器NM4，通过充放电原理使得抗干扰电路的电流变化ΔI1。泄放通道中的PMOS管PM4和NMOS管NM1使得该支路的电流变化ΔI2。此时ΔI≈ΔI1+ΔI2，从而减小了对带隙基准电路中其他支路电流的干扰，有效增强电源抑制比。如图4所示，图4为传统的结构与本发明结构的电源抑制比仿真结果比较图。图中PSRR1为传统结构的电源抑制比，PSRR2为本发明结构的电源抑制比。当频率在100～104之间时，PSRR1约等于-17.5dB，PSRR2约等于-77.5dB，本发明所提出的带隙基准电路的电源抑制比PSRR的增益值远小于传统结构的电源抑制比的增益值。即时在频率为104～107之间时，PSRR2的增长趋势较大，但PSRR2也远小于PSRR1。因此，本发明能有效的减少电源电压VDD到基准电压VREF的小信号增益，增强电源抑制比。当前第1页1 2 3