一种基于双环dll的三段式高精度时间数字转换方法及其电路的制作方法
【专利摘要】本发明公开了一种基于双环延迟锁相环的三段式高精度时间数字转换方法及其电路，被测时段采用高、中、低相结合分段式量化方法。三段式TDC中高段位计数式量化器由外部输入的高频稳定时钟驱动，实现宽范围稳定的测距量程；中段位TDC由第一DLL压控延迟链构成，通过异步采样方式实现对高段位细分，稳定时钟周期完成可重复的均匀相位分辨，通过对结束时刻点所在相位位置的译码，完成中段量化功能。对于中段位所采TDC产生的量化误差，该误差时间提取出来后，由低段位完成进一步的量化处理，实现更高精度测量。
【专利说明】一种基于双环DLL的三段式高精度时间数字转换方法及其电路
【技术领域】
[0001]本发明涉及一种时间数字转换方法及其电路，尤其涉及一种三段式宽动态范围时间数字转换方法及其电路。
【背景技术】
[0002]时间数字转换(Time-to-Digital Converter, TDC)电路是将模拟域连续的时间段转换成数字信号的电路，利用数字集成电路在时域内对起始时刻Start信号和结束时刻Stop信号之间的待检测时间信号的处理，进而实现对时间信号的数字处理，最终得到数字量输出。美国国家科学院已将TDC技术作为评估国家国防力量的重要标志之一，并将其列为国家需大力发展的科学技术之一。以TDC为基础构造的精密时间测量技术不仅在地球动力学、相对论、脉冲星周期和人造卫星动力学测地等基础研究领域有重要的作用，而且在诸如航空航天、深空通讯、卫星发射及监控、地质测绘、导航通信、电力传输和科学计量等应用研究、国防和国民经济建设中也有广泛的应用，甚至已经深入到人们社会生活的方方面面，几乎无所不及，对国民经济与国防建设意义重大。
[0003]根据不同的用途设计不同精度的时间数字转换电路，应用范围受到局限。在粒子物理实验中TOF飞行时间测量，对时间测量精度的要求极高，而在某些应用领域则对时间测量的范围有较高要求，宽动态范围TDC能够根据不同应用的特点，兼顾测量精度或测量范围的不同要求。对于传统的两段式TDC结构，由于受面积和工艺限制，在特定量程范围内TDC时间分辨率受到限制。
【发明内容】
[0004]发明目的:为了克服现有技术中存在的不足，本发明提供一种基于双环DLL的三段式高精度时间数字转换方法及其电路，能够实现宽动态范围下的高精度时间测量。
[0005]技术方案:为实现上述目的，本发明采用的技术方案为:
[0006]一种基于双环DLL的三段式高精度时间数字转换方法，包括如下步骤:
[0007]步骤(I)，高段位量化:通过周期为T1的时钟对待测时间进行计数式粗测量，所得粗测时间Ii1T1为高段位量化值，其中Ii1为计数式粗测量的计数值；
[0008]步骤⑵，中段位量化:采用抽头延迟线法，通过周期为T2的时钟对待测时间的结束时刻Stop信号在周期T1的时钟中的位置进行测量，得到结束时刻Stop信号在周期为T2的时钟中的相对位置，进而得到中段位量化值t3 = n2T2，其中η2为抽头延迟线法的计数值；
[0009]步骤(3)，低段位量化:采用差分延迟法对t5时间进行测量，所述t5时间为结束时刻Stop信号在周期为T2的时钟中的相对位置与该位置的下一个T2时钟周期的上升沿之间的时间间隔，得到低段位量化值(T2_t5);其中，结束时刻Stop信号作为低段位量化的起始时刻Systart信号，结束时刻Stop信号在周期为T2的时钟中的相对位置的下一个T2时钟周期的上升沿作为所述步骤(3)中低段位量化的结束时刻Systop信号；
[0010]步骤(4)，将所述高段位量化值、中段位量化值以及低段位量化值相加得到时间数子转换结果 Ttqf = n1T1+t3+T2-t5o
[0011]进一步的，通过一个双环延迟锁相环(Dual-DLL)分别提供所述步骤(2)中采用抽头延迟线法进行中段位量化时的延迟单元时间T2，以及所述步骤(3)中采用差分延迟法进行低段位量化时的差分延迟，所述步骤(I)中周期为T1的时钟作为所述双环延迟锁相环的外部输入时钟CLK。
[0012]进一步的，所述双环延迟锁相环中的延迟链长度采用编程控制模式控制，实现延迟链长度为n，n+1至n，n+k多级选择控制，从而实现分辨率从tM/n2至k*tM/n2切换，其中k为精度调节因子，tCLK为双环延迟锁相环的两环共用的外部输入时钟CLK的周期。
[0013]一种基于双环DLL的三段式高精度时间数字转换电路，包括可配置型线性反馈移位寄存器、初相调整电路、边沿检测电路、抽头延迟线型时间数字转换模块、双环延迟锁相环、环形游标型时间数字转换模块、数据读出单元；其中:所述双环延迟锁相环包括第一DLL和第二 DLL，周期为T1的时钟作为双环延迟锁相环共用的外部输入时钟输入到所述双环延迟锁相环；
[0014]所述初相调整电路用于控制Start信号与周期为T1的时钟沿同步后输入到所述可配置型线性反馈移位寄存器的输入端；
[0015]所述可配置型线性反馈移位寄存器根据Stop信号以及所述同步后的Start信号，通过周期为T1的时钟对待测时间进行计数式的粗测量后，得到高段位量化值Ii1T1，其中Ii1为计数式粗测量的计数值；
[0016]所述双环延迟锁相环的第一 DLL将周期将T1的时钟均匀相位移得到周期为T2的时钟后输入到所述抽头延迟线型时间数字转换模块，所述抽头延迟线型时间数字转换模块采样第一 DLL的延迟链多相位时钟，对待测时间的结束时刻Stop信号在周期T1的时钟中的位置进行测量，得到结束时刻Stop信号在周期为T2的时钟中的相对位置，进而得到中段位量化值t3 = n2T2,其中η2为抽头延迟线法的计数值；
[0017]所述边沿检测电路用于检测Stop信号的到来并将该Stop信号作为低段位量化的起始时刻Systart信号输入到所述环形游标型时间数字转换模块，同时检测Stop信号在周期为T2的时钟中的相对位置的下一个T2时钟周期的上升沿并作为低段位量化的结束时刻Systop信号输入到所述环形游标型时间数字转换模块；
[0018]所述环形游标型时间数字转换模块根据所述双环延迟锁相环的第一 DLL和第二DLL输出的延迟时间，对接收的Systart信号和Systop信号之间的时间间隔进行量化，得到低段位量化值t5 ；
[0019]所述数据读出单元用于依次将可配置型线性反馈移位寄存器得到的高段位量化值、抽头延迟线型时间数字转换模块得到的中段位量化值、以及环形游标型时间数字转换模块得到的低段位量化值顺序串联拼接后输出时间数字转换结果。
[0020]进一步的，所述边沿检测电路包括(n+1)个D触发器、第一动态或门以及第二动态或门；所述结束时刻Stop信号分别输入到(n+1)个D触发器的数据输入端，所述第一至第η个D触发器的时钟端依次连接所述双环延迟锁相环中第一 DLL的延迟链多相位时钟，所述第一至第η个D触发器的输出端依次连接所述第一动态或门的第一至第η个输入端，所述第一动态或门的输出端用于输出所述Systop信号；所述第(n+1)个D触发器的时钟端连接高电平，所述第(n+1)个D触发器的输出端连接所述第二动态或门的第一输入端，所述第二动态或门的输出端用于输出所述Systart信号；其中n = T1A2, η为整数。
[0021]进一步的，所述双环延迟锁相环中第一 DLL的延迟链包括(n+k)个延迟单元，k为精度调节因子。
[0022]有益效果:本发明提供的一种基于双环DLL的三段式高精度时间数字转换方法及其电路，被测时段采用高、中、低相结合分段式量化方法。三段式高精度时间数字转换中高段位计数式量化由外部输入的高频稳定时钟周期为T1的时钟CLK驱动，实现宽范围稳定的测距量程；中段位量化采用抽头延迟线法，稳定时钟周期完成可重复的均匀相位分辨，通过对结束时刻点所在相位位置的译码，完成中段量化功能。对于中段位所采用抽头延迟线法产生的量化误差t5，该误差时间由低段位环形游标型时间数字转换模块完成进一步的量化处理，实现更高精度测量。三段式高精度时间数字转换中各段量化时间的原理各不相同，高段位量化是计数器计数、中段位量化是时钟周期相位分辨、低段位是两延迟环振的相位追赶。高段位、中段位以及低段位所得量化值经译码并顺序串联拼接，统一整合为二进制数据，最终完成统一的转换数据输出。三段式高精度时间数字转换中，中段位抽头延迟线型时间数字转换模块向上计数可拓展测量范围，向下分辨可实现更高的检测精度，有效扩展时间测量的动态范围。相比传统两段式结构，在同一输入时钟和基本延迟控制条件情况下，三段式TDC可以达到更高的测量分辨率，或者在相同的检测精度条件下，三段式TDC的时钟频率显著下降，带来系统功耗的明显降低。
[0023]双环延迟锁相环包括第一 DLL和第二 DLL，两环共用同一外部输入时钟，利用反馈所用的多相时钟节点不同特性，对两个鉴频鉴相器的不同输入端信号处理，从而产生两个稳定的延迟时间，且两者存在精确的计算关系，从而实现了两种延迟时间不同的延迟单元，避免时钟不同带来的相位抖动和噪声干扰问题，为三段式高精度时间数字转换中所有延迟单元提供精准的延迟控制，保证系统中所用延迟单元的延迟时间稳定；具体为，在中段位量化中，双环延迟锁相环的第一 DLL根据外部输入的周期为T1的时钟均匀移相得到周期为T2的时钟后提供抽头延迟线型时间数字转换模块所需的延迟链；在低段位量化中，双环延迟锁相环在外部输入时钟信号不变的情况下，通过第一 DLL和第二 DLL提供环形游标型时间数字转换模块所需的差分延迟。此外，本方案中通过一个双环延迟锁相环同时为三段式高精度时间数字转换中所有延迟单元提供精准的延迟控制，相比于通过不同模块给中段位和低段位量化分别提供延迟，节省了电路面积和功耗。
[0024]双环延迟锁相环中采用编程控制模式控制延迟链长度，实现延迟链长度为n，n+1至n，n+k多级选择控制，从而分辨率可以实现从tM/n2至k*tM/n2切换。相比于现有技术中的η个延迟单元增加了 k个延迟单元，通过增加的调节因子k，能够根据需要控制k因子来调节精度。TDC的分辨率仅由双环延迟锁相环的两个延迟单元的延迟时间差决定，TDC量化精度突破了基本延迟单元时间限制，理论上可达到皮秒级的时间检测分辨率。同时，DLL能够自主调节压控电压的大小来抑制压控延迟单元的延迟时间的变化，在DLL反馈调节控制下，延迟单元延迟时间和环振频率相位噪声低。
[0025]在三段式高精度时间数字转换中，中段位量化位建立于第一 DLL的多相时钟，采用异步采样方式，将第一 DLL的多相时钟作为第一至第η个D触发器的时钟端信号，采集多相位时钟上升沿到来时Stop信号状态。所采集状态全部在动态或门中进行选择，根据动态或门的输出结果，即可检测脉冲信号Stop上升沿到来时随之到来的时钟上升沿Systop。针对异步采样D触发器的输出上升沿到达的先后顺序，可判断中段位对应所测时间。在采集低段位量化所用的起始时刻Systart信号时，第(n+1)个D触发器的时钟端连接高电平，其数据端连接Stop信号，第(n+1)个D触发器的输出端通过连接的第二动态或门输出采集到的Stop信号作为起始时刻Systart信号，Stop信号也经过等同结构的电路做相应的匹配延时，两个动态或门可以让电路中只存在动态功耗，避免静态电流。和静态或门相比，在多级扇入情况下，动态或门可以大大减小电路面积，并且避免静态或门由于多级扇入导致的延迟时间变大引起的传输延迟。低段位将可测两脉冲信号间时间差(Systop-Systart)转换为环形游标型时间数字转换模块中两个受DLL调控的对应环振相位差值，并转化为频率差值进行低段计数。即低环形游标型时间数字转换模块中，“慢”环追赶上“快”环时，计数停止并将计数结果锁存至低段计数器中。此外，DLL电路由于防错锁电路和可编程延迟线，扩大了其锁定范围，从而TDC电路可实现宽动态测量，可以通过更改外部输入时钟频率实现电路既可以配置到高精度、高分辨模式；也可配置到宽范围低精度模式。
[0026]综上所述，三段式TDC结构中的低段位把Stop信号和Start信号之间的时间差转化为双环形游标型时间数字转换模块中双环的两频率间初相差，代替两段式TDC以及常规三段式TDC中延迟单元延迟时间作为基本时间分辨单位，使得分辨率突破延迟单元的本征延迟。且产生频率的环振延迟精确受双环延迟锁相环调控，通过控制逻辑将此差值用计数器表示出来。此种结构理论上可以在计数器每加一位情况下将分辨率提高一倍，从而表示出更精确的时间测量。
【专利附图】
【附图说明】
[0027]图1是一种基于双环DLL的三段式高精度时间数字转换方法流程图；
[0028]图2是一种基于双环DLL的三段式高精度时间数字转换的时间测量原理图；
[0029]图3是一种基于双环DLL的三段式高精度时间数字转换电路框图；
[0030]图4是应用于本发明三段式高精度时间数字转换的双环延迟锁相环结构电路图；
[0031]图5是高段位量化电路图；
[0032]图6是边沿检测电路图；
[0033]图7是低段位量化电路图；
[0034]图8是低段位量化原理图。
【具体实施方式】
[0035]下面结合附图对本发明作更进一步的说明。
[0036]实施例:一种基于双环DLL的三段式高精度时间数字转换方法，如图1、图2所示，包括如下步骤:
[0037]步骤(I)，高段位量化:通过周期为T1的时钟对待测时间进行计数式粗测量，所得粗测时间Ii1T1为高段位量化值，其中Ii1为计数式粗测量的计数值；
[0038]步骤(2)，中段位量化:采用抽头延迟线法，通过周期为T2的时钟对待测时间的结束时刻Stop信号在周期T1的时钟中的位置进行测量，得到结束时刻Stop信号在周期为T2的时钟中的相对位置，进而得到中段位量化值t3 = n2T2，其中η2为抽头延迟线法的计数值；其中，通过一个双环延迟锁相环提供延迟单元时间T2，周期为T1的时钟作为该双环延迟锁相环的外部输入时钟CLK;
[0039]步骤(3)，低段位量化:采用差分延迟法对t5时间进行测量，该〖5时间为结束时刻Stop信号在周期为T2的时钟中的相对位置与该位置的下一个T2时钟周期的上升沿之间的时间间隔，得到低段位量化值(T2_t5);其中，结束时刻Stop信号作为低段位量化的起始时刻Systart信号，结束时刻Stop信号在周期为T2的时钟中的相对位置的下一个T2时钟周期的上升沿作为步骤(3)中低段位量化的结束时刻Systop信号；在采用差分延迟法对&时间进行测量时，通过步骤(2)中所用的双环延迟锁相环提供差分延迟，周期为T1的时钟仍作为该双环延迟锁相环的外部输入时钟CLK ；
[0040]步骤(4)，将高段位量化值、中段位量化值以及低段位量化值相加得到时间数字转换结果 Ttqf = Ii1Wt4 = nJi+Wtg。
[0041]在步骤(3)中采用差分延迟法对t5时间进行测量时，双环延迟锁相环中的延迟链长度采用编程控制模式控制，实现延迟链长度为n，n+1至n，n+k多级选择控制，从而实现分辨率从tM/n2至k*tM/n2切换，其中k为精度调节因子，tCLK为双环延迟锁相环的两环共用的外部输入时钟CLK的周期，tCLK = V
[0042]如图3所示，一种基于双环DLL的三段式高精度时间数字转换电路，包括7bit可配置型线性反馈移位寄存器、初相调整电路、边沿检测电路、抽头延迟线型时间数字转换模块、双环延迟锁相环、环形游标型时间数字转换模块、数据读出单元。其中:双环延迟锁相环包括第一 DLL和第二 DLL，周期为T1的时钟作为双环延迟锁相环共用的外部输入时钟输入到所述双环延迟锁相环。
[0043]时间检测的起始时刻Start信号由转换电路同步，结束时刻Stop信号由传感器感应后产生并输入到转换电路，因此相对固定的Start时刻，Stop信号产生的时刻随机变化。TDC完成对Start-Stop之间时段的精确量化。
[0044]初相调整电路用于控制Start信号与周期为T1的时钟沿同步后输入到7bit可配置型线性反馈移位寄存器的输入端。通过初相调整电路控制Start信号与周期为T1的时钟沿同步，使得初始相位误差为0，这样测量误差主要来自信号时钟频率(测量尺度标准)的偏差，以及随机Stop信号产生的量化误差。
[0045]如图5所示为高段位量化电路结构图，由7bit可配置型线性反馈移位寄存器构成。LFSR通过一个同或门的逻辑控制，将输出反馈给第一个触发器的数据信号输入端，使得计数器的状态位不断跳变，直到所有7位状态完成一次循环，实现计数。每当时钟信号上升沿到来时，所有DFF状态顺移一位，致使各结点状态产生相应变化。由于同或运算输入和输出信号的选取满足N-bit LFSR本原多项式的约束，因此在给定初始状态下(这里排除全部Q = I的初态)，环路结点Q构成的状态数为2N-1，时钟周期数与特定LFSR状态一一对应。
[0046]当EN信号为高时，内部环振为LFSR提供高频时钟信号，LFSR工作在计数模式；当EN信号变低后，外接低频时钟(端口为Low_ck)为LFSR提供时钟信号，LFSR工作在传输模式。计数停止后，数据保存在LFSR中，通过接口逐位串行输出。计数与寄存读出的复用结构，减免了寄存模块的面积，并且降低了功耗。LFSR状态对应的二进制数字量具有伪随机性数的性质，无法直接反映计数周期数，在状态锁定后，需要通过译码表查找其对应的二进制数得到计数时间。也就是说LFSR非二进制伪随机数计数器需要附加译码电路，才能得到与计数周期数直接对应的二进制数字量。7bit可配置型线性反馈移位寄存器根据Stop信号以及同步后的Start信号，通过周期为T1的时钟对待测时间进行计数式的粗测量后，得到高段位量化值Ii1T1，其中Ii1为计数式粗测量的计数值。具体为:当Start信号到来时，该时刻点后的周期为T1的时钟信号的第一个上升沿触发7bit可配置型线性反馈移位寄存器计数，即由周期为T1的时钟信号直接提供给7bit可配置型线性反馈移位寄存器进行高段位粗计数时间测量。对于7bit可配置型线性反馈移位寄存器采用二进制计数器，Ii1直接对应计数器的状态输出，对于非二进制计数器，需要增加译码电路将计数器各节点状态输出译码成二进制数；
[0047]双环延迟锁相环的第一 DLL将周期将T1的时钟均匀相位移得到周期为T2的时钟后输入到抽头延迟线型时间数字转换模块，该抽头延迟线型时间数字转换模块采样第一DLL的延迟链多相位时钟，对待测时间的结束时刻Stop信号在周期T1的时钟中的位置进行测量，得到结束时刻Stop信号在周期为T2的时钟中的相对位置，进而得到中段位量化值t3=Ii2T2，其中n2为抽头延迟线法的计数值。中段位量化起承上启下的作用，其量程为高段位量化的分辨率，或最大量化误差，而中段位的分辨率或最大量化误差决定了低段位量化的测量量程，从而也间接的影响到系统的最终分辨率。
[0048]在中段量化结束后，Stop信号与下一个T2时钟周期的上升沿会产生一个t5的剩余时间，因此中段量化误差t4 = T2-t5。边沿检测电路用于检测Stop信号上升沿的到来并将该Stop信号作为低段位量化的起始时刻Systart信号输入到环形游标型时间数字转换模块，同时检测Stop信号在周期为T2的时钟中的相对位置的下一个T2时钟周期的上升沿并作为低段位量化的结束时刻Systop信号输入到环形游标型时间数字转换模块。其中，如图6所示，边沿检测电路包括(n+1)个D触发器、第一动态或门以及第二动态或门。结束时刻Stop信号分别输入到(n+1)个D触发器的数据输入端，第一至第η个D触发器的时钟端依次连接双环延迟锁相环中第一 DLL的延迟链多相位时钟，第一至第η个D触发器的输出端依次连接第一动态或门的第一至第η个输入端，第一动态或门的输出端用于输出所述Systop信号；第(n+1)个D触发器的时钟端连接高电平，第(n+1)个D触发器的输出端连接第二动态或门的第一输入端，第二动态或门的输出端用于输出所述Systart信号；其中η=T1A2, η为整数。
[0049]如图4所示的双环延迟锁相环结构电路图，双环延迟锁相环电路由一个快速和一个慢速DLL环组成，分别称之为第一 DLL和第二 DLL。两个DLL都由鉴频鉴相器、电荷泵和延迟链等功能模块组成。其中第一 DLL定义为系统主DLL，其延迟链由n+1到n+k多级选择控制延迟单元组成，从而可以实现分辨率从tM/n2至k*tM/n2切换。增加了 k的调节因子，根据需要控制k因子来调节精度，逻辑控制由二选一开关和相应逻辑控制实现。第一 DLL选用了其中前η级进行锁定，每级延迟时间为tf，第二 DLL延迟链由η级延迟单元构成，在η级输出锁定，每级延迟为ts。第一 DLL中第(n+k)级延时单元的输出匹配第二 DLL的第η级输出，从而两环在同一时钟输入频率下得到两个稳定的不同延迟时间，且有ts>tf。因此，分别从第一 DLL和第二 DLL的电荷泵(CP)输出得到的偏置电压VemF和Vems能够输出到环形游标型时间数字转换模块的差值链上，从而使差值信号k(ts-tf)稳定。双环DLL的好处在于两环共用了同一个外部输入时钟，并使两延时单元建立起联系，得到稳定的延迟差值。当k = I时精度最高，下面对k = I的情况进行分析。根据DLL鉴频鉴相器的工作原理，两个延迟线在相同的参考时钟驱动下，可有
[0050]nts = (n+1) tf(2)
[0051]第一 DLL在第η级输出锁定，则ntf = tCLK,对公式2变形可得
[0052]ts = (tCLK/n) X (n+l)/n = tCLKX (n+l)/n2 (3)
[0053]式中周期tM作为输入时钟的参考周期信号，利用差值ts_tf作为最小分辨率实施时间测量，得到的低段TDC量化误差可由公式4表示。
[0054]Atr = ts-tf = [?ακ(η+1)/η2]-[?ακ/η] = tCLK/n2(4)
[0055]在固定时钟周期下，虽然延迟链的延迟单元各不相同，但单元延迟总体上与延迟链中的延迟单元数量成反比，而以上量化误差则与延迟单元数的平方成反比。显然，两段式TDC量化误差被限制在延迟单元的延迟时间上，而三段式TDC则突破了这种局限，且η越大，量化误差降低的效果越明显。
[0056]环形游标型时间数字转换模块根据双环延迟锁相环的第一 DLL和第二 DLL输出的延迟时间，对接收的Systart信号和Systop信号之间的时间间隔进行量化，得到低段位量化值t5。如图7所示，环形游标型时间数字转换模块的计数由Fast延迟环和Slow延迟环组成,两延迟环的延迟单元受第一 DLL和第二 DLL中Vctku^P Vcms压控电压调控，从而构成两个初相确定但频率值不同的的环振。如图8所示，当低段位TDC接收到Systart和Systop信号后，两个环振能够将两脉冲信号的延时差转化为延迟振荡环的相位差，由于Ff频率较高，它的上升沿将慢慢逼近Fs的上升沿，通过后续的控制逻辑当Systop追赶上Systart时，环形游标型时间数字转换模块中的计数器停止计数，分辨率为两延迟单元的差值。控制逻辑模块由两个DFF和一个与门构成。DFFl检测何时Ff的上升沿赶上Fs的上升沿，DFF2记录前一个DFF上一次的状态。初始状态两个DFF的Q输出均为I，QB输出均为0，此时与门输出为0，两个DFF同时工作时，DFFl的QB输出为1，DFF2的Q输出为I时与门输出才为I，停止对低段位LFSR的计数。
[0057]数据读出单元用于依次将可配置型线性反馈移位寄存器得到的高段位量化值、抽头延迟线型时间数字转换模块得到的中段位量化值、以及环形游标型时间数字转换模块得到的低段位量化值顺序串联拼接后，输出时间数字转换结果Itof = nWW
[0058]以上所述仅是本发明的优选实施方式，应当指出:对于本【技术领域】的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种基于双环DLL的三段式高精度时间数字转换方法，其特征在于，包括如下步骤: 步骤(I)，高段位量化:通过周期为T1的时钟对待测时间进行计数式粗测量，所得粗测时间Ii1T1为高段位量化值，其中Ii1为计数式粗测量的计数值； 步骤(2)，中段位量化:采用抽头延迟线法，通过周期为T2的时钟对待测时间的结束时刻Stop信号在周期T1的时钟中的位置进行测量，得到结束时刻Stop信号在周期为T2的时钟中的相对位置，进而得到中段位量化值t3 = n2T2，其中η2为抽头延迟线法的计数值；步骤(3)，低段位量化:采用差分延迟法对t5时间进行测量，所述t5时间为结束时刻Stop信号在周期为T2的时钟中的相对位置与该位置的下一个T2时钟周期的上升沿之间的时间间隔，得到低段位量化值(T2_t5);其中，结束时刻Stop信号作为低段位量化的起始时刻Systart信号，结束时刻Stop信号在周期为T2的时钟中的相对位置的下一个T2时钟周期的上升沿作为所述步骤(3)中低段位量化的结束时刻Systop信号； 步骤(4)，将所述高段位量化值、中段位量化值以及低段位量化值相加得到时间数字转换结果 Ttqf = nJi+i^+W
2.根据权利要求1所述的一种基于双环DLL的三段式高精度时间数字转换方法，其特征在于，通过一个双环延迟锁相环分别提供所述步骤(2)中采用抽头延迟线法进行中段位量化时的延迟单元时间T2，以及所述步骤(3)中采用差分延迟法进行低段位量化时的差分延迟，所述步骤(I)中周期为T1的时钟作为所述双环延迟锁相环的外部输入时钟CLK。
3.根据权利要求2所述的一种基于双环DLL的三段式高精度时间数字转换方法，其特征在于，所述双环延迟锁相环中的延迟链长度采用编程控制模式控制，实现延迟链长度为η, η+1至n，n+k多级选择控制，从而实现分辨率从tM/n2至k*tM/n2切换，其中k为精度调节因子，tCLK为双环延迟锁相环的两环共用的外部输入时钟CLK的周期。
4.一种基于双环DLL的三段式高精度时间数字转换电路，其特征在于，包括可配置型线性反馈移位寄存器、初相调整电路、边沿检测电路、抽头延迟线型时间数字转换模块、双环延迟锁相环、环形游标型时间数字转换模块、数据读出单元；其中:所述双环延迟锁相环包括第一 DLL和第二 DLL，周期为T1的时钟作为双环延迟锁相环共用的外部输入时钟输入到所述双环延迟锁相环； 所述初相调整电路用于控制Start信号与周期为T1的时钟沿同步后输入到所述可配置型线性反馈移位寄存器的输入端； 所述可配置型线性反馈移位寄存器根据Stop信号以及所述同步后的Start信号，通过周期为T1的时钟对待测时间进行计数式的粗测量后，得到高段位量化值Ii1T1，其中Ii1为计数式粗测量的计数值； 所述双环延迟锁相环的第一 DLL将周期将T1的时钟均匀相位移得到周期为T2的时钟后输入到所述抽头延迟线型时间数字转换模块，所述抽头延迟线型时间数字转换模块采样第一 DLL的延迟链多相位时钟，对待测时间的结束时刻Stop信号在周期T1的时钟中的位置进行测量，得到结束时刻Stop信号在周期为T2的时钟中的相对位置，进而得到中段位量化值t3 = n2T2，其中η2为抽头延迟线法的计数值； 所述边沿检测电路用于检测Stop信号的到来并将该Stop信号作为低段位量化的起始时刻Systart信号输入到所述环形游标型时间数字转换模块，同时检测Stop信号在周期为T2的时钟中的相对位置的下一个T2时钟周期的上升沿并作为低段位量化的结束时刻Systop信号输入到所述环形游标型时间数字转换模块； 所述环形游标型时间数字转换模块根据所述双环延迟锁相环的第一 DLL和第二 DLL输出的延迟时间，对接收的Systart信号和Systop信号之间的时间间隔进行量化，得到低段位量化值t5 ； 所述数据读出单元用于依次将可配置型线性反馈移位寄存器得到的高段位量化值、抽头延迟线型时间数字转换模块得到的中段位量化值、以及环形游标型时间数字转换模块得到的低段位量化值顺序串联拼接后输出时间数字转换结果。
5.根据权利要求4所述的一种基于双环DLL的三段式高精度时间数字转换电路，其特征在于，所述边沿检测电路包括(n+1)个D触发器、第一动态或门以及第二动态或门；所述结束时刻Stop信号分别输入到(n+1)个D触发器的数据输入端，所述第一至第η个D触发器的时钟端依次连接所述双环延迟锁相环中第一 DLL的延迟链多相位时钟，所述第一至第η个D触发器的输出端依次连接所述第一动态或门的第一至第η个输入端，所述第一动态或门的输出端用于输出所述Systop信号；所述第(n+1)个D触发器的时钟端连接高电平，所述第(n+1)个D触发器的输出端连接所述第二动态或门的第一输入端，所述第二动态或门的输出端用于输出所述Systart信号；其中n = T1A2, η为整数。
6.根据权利要求5所述的一种基于双环DLL的三段式高精度时间数字转换电路，其特征在于，所述双环延迟锁相环中第一 DLL的延迟链包括(n+k)个延迟单元，k为精度调节因子。
【文档编号】H03L7/08GK104320130SQ201410510842
【公开日】2015年1月28日 申请日期:2014年9月28日 优先权日:2014年9月28日
【发明者】吴金, 宋科, 孙东辰, 畅灵库, 郑丽霞, 李超, 孙伟峰 申请人:东南大学