栅极驱动电路以及功率开关电路的制作方法
【专利摘要】公开了一种栅极驱动电路以及功率开关电路。所述栅极驱动电路包括电源端、接地端、输入端和输出端，所述栅极驱动电路在输入端接收栅极驱动输入信号，在输出端提供栅极驱动输出信号，用于驱动半导体开关器件，其中，所述栅极驱动电路还包括箝位端，并且，在栅极驱动输入信号为第一电平时，所述栅极驱动电路将输出端和箝位端之间的电压差保持为第一恒定值，在栅极驱动输入信号为第二电平时，所述栅极驱动电路将输出端和箝位端之间的电压差保持为第二恒定值。该栅极驱动电路可以将半导体开关器件的栅源电压保持为恒定的电压差，而不会由于负载的影响而变化。该栅极驱动电路可以保护半导体开关器件不会由于高的栅源电压而击穿。
【专利说明】栅极驱动电路以及功率开关电路
【技术领域】
[0001]本实用新型涉及功率开关电路，具体地涉及用于半导体开关器件的栅极驱动电路、包含栅极驱动电路的功率开关电路以及栅极驱动方法。
【背景技术】
[0002]用于驱动电动机的功率开关电路包括半导体开关器件，例如金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)等。在功率开关电路中，与供电端相连的高侧半导体开关器件有时候需要承受超过600V的高电压。横向扩散金属氧化物半导体场效应晶体管(LDM0S晶体管)包括在相同的区域注入两次以及高温推进过程形成的源区和漏区。在LDMOS晶体管中，源区和漏区在栅极下方横向扩散，形成一个具有浓度梯度的沟道。此外，LDMOS晶体管的源区形成在与LDMOS晶体管的导电类型相反掺杂类型的阱区中，漏区形成在与器件的导电类型相反掺杂类型的高阻的漂移区中。由于漂移区的存在，LDMOS的漏极可以承受高电压。LDMOS晶体管具有大驱动电流、低导通电阻和高击穿电压的优点，广泛地用作功率开关电路的半导体开关器件，特别是用作承受高电压的高侧半导体开关器件。
[0003]尽管LDMOS的漏极可以承受高电压，但LDMOS晶体管的源极结构仍然与常规的MOSFET—样。LDMOS晶体管很容易由于高的栅源电压Ves而击穿。因此，需要设计合适的栅极驱动电路为LDMOS晶体管之类的高侧半导体开关器件提供合适的栅极驱动电压。
实用新型内容
[0004]本实用新型的目的在于提供一种在工作中可以保护半导体开关器件的栅极驱动电路、包含该栅极驱动电路的功率开关电路以及栅极驱动方法。
[0005]根据本实用新型的第一方面，提供一种栅极驱动电路，包括电源端、接地端、输入端和输出端，所述栅极驱动电路在输入端接收栅极驱动输入信号，在输出端提供栅极驱动输出信号，用于驱动半导体开关器件，其中，所述栅极驱动电路还包括箝位端，并且，在栅极驱动输入信号为第一电平时，所述栅极驱动电路将输出端和箝位端之间的电压差保持为第一恒定值，在栅极驱动输入信号为第二电平时，所述栅极驱动电路将输出端和箝位端之间的电压差保持为第二恒定值。
[0006]优选地，在所述栅极驱动电路中，所述第一恒定值大于第二恒定值，并且所述第二恒定值大致等于O。
[0007]优选地，在所述栅极驱动电路中第一电平高于第二电平。
[0008]优选地，所述栅极驱动电路还包括:依次串联连接在电源端和地之间的第一电阻、第一晶体管和第一电流源；依次串联连接在电源端和箝位端之间的第二电流源、第二晶体管和第二电阻；依次串联连接在电源端和箝位端之间的第三电流源、第三晶体管和第四晶体管；以及连接在输出端和箝位端之间的第三电阻，其中，第四晶体管的栅极连接至第二晶体管和第二电阻的中间节点，在栅极驱动输入信号为第一电平时，第一晶体管和第三晶体要管导通，第二晶体管和第四晶体管断开，以及在栅极驱动输入信号为第二电平时，第一晶体管和第三晶体要管断开，第二晶体管和第四晶体管导通。
[0009]优选地，所述栅极驱动电路还包括:第一反相器，其输入端连接至第一电阻和第一晶体管的中间节点，其输出端连接至第二晶体管的栅极；以及第二反相器，其输入端连接至第一反相器的输出端，其输入端连接至第三晶体管的栅极。
[0010]优选地，在所述栅极驱动电路中，在栅极驱动输入信号为第一电平时，第一晶体管导通，第一反相器的输出端产生第一电平，使得第二晶体管断开，第二反相器的输出端产生第二电平，使得第三晶体管导通，由于第二晶体管断开，第四晶体管的栅源电压差为0，使得第四晶体管断开，第三电流源产生恒定电流，流经第三电阻，在输出端和箝位端之间产生恒定的电压差；以及在栅极驱动输入信号为第二电平时，第一晶体管断开，第一反相器的输出端产生第二电平，使得第二晶体管导通，第二反相器的输出端产生第一电平，使得第三晶体管断开，由于第二晶体管导通，第四晶体管的栅极为第一电平，使得第四晶体管导通，输出端和箝位端短接。
[0011 ] 优选地，所述栅极驱动电路还包括:依次串联连接在电源端和地之间的第四电阻、第五晶体管和第四电流源；以及第一反相器，其输入端连接至栅极驱动电路的输入端，其输出端连接至第五晶体管的栅极，其中，第三晶体管的栅极连接至第一晶体管和第一电阻的中间节点，以及第二晶体管的栅极连接至第四电阻和第五晶体管的中间节点。
[0012]优选地，在所述栅极驱动电路中，在栅极驱动输入信号为第一电平时，第一晶体管导通，在第三晶体管的栅极产生第二电平，使得第三晶体管导通，第一反相器的输出端产生第二电平，使得第五晶体管断开，相应地，第二晶体管和第四晶体管断开，第三电流源产生恒定电流，流经第三电阻，在输出端和箝位端之间产生恒定的电压差；以及在栅极驱动输入信号为第二电平时，第一晶体管断开，在第三晶体管的栅极产生第一电平，使得第三晶体管断开，第一反相器的输出端产生第一电平，使得第五晶体管导通，相应地，第二晶体管导通，由于第二晶体管导通，第四晶体管的栅极为第一电平，使得第四晶体管导通，输出端和箝位
短接。
[0013]优选地，在所述栅极驱动电路中，第一至第三电流源中的每一个由辅助晶体管构成。
[0014]优选地，在所述栅极驱动电路中，第一和第四晶体管为第一导电类型的M0SFET，第二和第三晶体管为第二导电类型的MOSFET。
[0015]优选地，在所述栅极驱动电路中，第一导电类型为N型和P型中的一种，第二导电类型为N型和P型中的另一种。
[0016]根据本实用新型的第二方面，提供一种功率开关电路，包括:依次串联连接在第一电源电压和地之间的第一高侧半导体开关器件和第一低侧半导体开关器件；以及如上所述的第一栅极驱动电路，其中，第一高侧半导体开关器件和第一低侧半导体开关器件分别包括源极、漏极和栅极，所述第一栅极驱动电路的电源端连接至第二电源电压，以及所述第一栅极驱动电路的输出端与第一高侧半导体开关器件的栅极相连接，所述第一栅极驱动电路的箝位端与第一高侧半导体开关器件的源极相连接。
[0017]优选地，在所述功率开关电路中，在第一高侧半导体开关器件和第一低侧半导体开关器件的中间节点与地之间，提供负载驱动电压。[0018]优选地，所述功率开关电路还包括:依次串联连接在第一电源电压和地之间的第二高侧半导体开关器件和第二低侧半导体开关器件；以及如上所述的第二栅极驱动电路，其中，第二高侧半导体开关器件和第二低侧半导体开关器件分别包括源极、漏极和栅极，所述第二栅极驱动电路的电源端连接至第二电源电压，以及所述第二栅极驱动电路的输出端与第二高侧半导体开关器件的栅极相连接，所述第二栅极驱动电路的箝位端与第二高侧半导体开关器件的源极相连接。
[0019]优选地，在所述功率开关电路中，在第一高侧半导体开关器件和第一低侧半导体开关器件的中间节点与第二高侧半导体开关器件和第二低侧半导体开关器件的中间节点之间，提供负载驱动电压。
[0020]优选地，在所述功率开关电路中，第一高侧半导体开关器件和第一低侧半导体开关器件分别为相同导电类型的MOSFET。
[0021]优选地，在所述功率开关电路中，第一高侧半导体开关器件和第一低侧半导体开关器件分别为LDMOS晶体管。
[0022]优选地，在所述功率开关电路中，第二电源电压为第一电源电压的2倍数值。
[0023]根据本实用新型的第三方面，提供一种用于驱动半导体开关器件的栅极驱动方法，包括:在输入端接收栅极驱动输入信号，以及在输出端提供栅极驱动输出信号，其中，在栅极驱动输入信号为第一电平时，将输出端和箝位端之间的电压差保持为第一恒定值，在栅极驱动输入信号为第二电平时，将输出端和箝位端之间的电压差保持为第二恒定值。
[0024]优选地，在所述方法中，所述第一恒定值大于第二恒定值，并且所述第二恒定值大致等于O。
[0025]优选地，在所述方法中，第一电平高于第二电平。
[0026]根据本实用新型的实施例的栅极驱动电路，在半导体开关器件的整个控制周期中，可以保持栅极驱动电路的输出端和箝位端之间的电压差始终为恒定电压差或0，从而将LDMOS晶体管的栅源电压Ves保持为该恒定电压差或0，而不会由于负载的影响而变化。在工作中，该栅极驱动电路可以确保半导体开关器件的正常开关切换，同时保护半导体开关器件不会由于高电压而击穿。
【专利附图】
【附图说明】
[0027]通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0028]图1为根据现有技术的功率开关电路的不意性电路图；
[0029]图2为图1所示的根据现有技术的功率开关电路的波形图；
[0030]图3为根据本实用新型的实施例的功率开关电路的示意性电路图；以及
[0031]图4为在根据本实用新型的实施例的功率开关电路中采用的栅极驱动电路的第一实例；以及
[0032]图5为在根据本实用新型的实施例的功率开关电路中采用的栅极驱动电路的第
二实例。
【具体实施方式】[0033]以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0034]图1为根据现有技术的功率开关电路的示意性电路图。在现有技术的配置中，功率开关电路可以包括两个布置成半H桥的LDMOS晶体管，或者四个布置成全H桥的LDMOS晶体管，用于驱动负载。
[0035]在图1所示的功率开关电路中，示出了按照全H桥配置的四个LDMOS晶体管M1-M4。第一组两个LDMOS晶体管Ml和M3串联在电源VCC和地GND之间，第二组两个LDMOS晶体管M2和M4串联在电源VCC和地GND之间，形成对称的桥臂。在第一组两个LDMOS晶体管Ml和M3的中间节点与第二组两个LDMOS晶体管M2和M4的中间节点之间，连接负载。连接在电源VCC和中间节点之间的两个LDMOS晶体管Ml和M2分别作为高侧开关，连接在中间节点和地GND之间的两个LDMOS晶体管M3和M4分别作为低侧开关。功率开关电路还包括电荷泵U0，用于产生电源VCC的2倍的电压，即2*VCC。栅极驱动电路U1-U4分别包括输入端、输出端、电源端和接地端。栅极驱动电路U1-U4的输出端分别与LDMOS晶体管M1-M4的栅极相连，以控制其导通或断开。栅极驱动电路Ul和U2的电源端与电荷泵UO相连，以获得2*VCC的电源电压，栅极驱动电路U3和U4的电源端直接连接至电源VCC。
[0036]图2为图1所示的功率开关电路的波形图。栅极驱动电路Ul的输入端Al与栅极驱动电路U4的输入端B2接收相同的第一栅极驱动输入信号。在第一栅极驱动输入信号为第一电平时，栅极驱动电路Ul的输出端Hl提供例如2*VCC的第一栅极驱动输出信号，栅极驱动电路U4的输出端L2提供VCC的第四栅极驱动输出信号。在第一栅极驱动输入信号为第二电平时，栅极驱动电路Ul的输出端Hl和栅极驱动电路U4的输出端L2的栅极驱动输出信号均为第二电平，例如GND。在一个示例中，第一电平高于第二电平。栅极驱动电路U2的输入端A2与栅极驱动电路U3的输入端BI接收相同的第二栅极驱动输入信号。在第二栅极驱动输入信号为第一电平时，栅极驱动电路U2的输出端H2提供例如2*VCC的第二栅极驱动输出信号，栅极驱动电路U3的输出端LI提供VCC的第三栅极驱动输出信号。在第二栅极驱动输入信号为第二电平时，栅极驱动电路U2的输出端H2和栅极驱动电路U3的输出端LI的栅极驱动输出信号均为第二电平，例如GND。
[0037]第一组LDMOS晶体管中的LDMOS晶体管Ml (即第一高侧开关)的栅极与第二组LDMOS晶体管中的LDMOS晶体管M4(即第二低侧开关)的栅极接收相同的栅极驱动输出信号，因而同时导通或断开。类似地，第二组LDMOS晶体管中的LDMOS晶体管M2 (即第二高侧开关)的栅极与第一组LDMOS晶体管中的LDMOS晶体管M3 (即第一低侧开关)的栅极接收相同的栅极驱动输出信号，因而同时导通或断开。该功率开关电路存在着两种工作状态，在第一工作状态中，LDMOS晶体管Ml和M4导通，而LDMOS晶体管M2和M3断开，在第二工作状态中，LDMOS晶体管Ml和M4断开，而LDMOS晶体管M2和M3导通，从而交替向负载提供电流。用作高侧开关的LDMOS晶体管Ml、
[0038]M2分别具有与VCC相连的漏极和与负载相连的源极，在其导通状态，电流从电源VCC流向负载，其源极电压上拉为VCC。用作低侧开关的LDMOS晶体管M3、M4分别具有与负载相连的漏极和与地GND相连的源极，其源极电压始终保持为GND。
[0039]以第一工作状态为例，在LDMOS晶体管Ml导通的时候，其栅极电压为2*VCC。如果电动机正常启动，则其源极电压上拉为VCC，栅源电压Ves = 2*VCC-VCC。然而，如果电动机未能及时启动，LDMOS晶体管Ml的源极电压有可能是很低。LDMOS晶体管Ml的Ves有可能远大于VCC，甚至达到2*VCC。结果，LDMOS晶体管Ml很容易由于高的栅源电压Ves而击穿。类似地，在第二工作状态中，LDMOS晶体管M2同样很容易由于高的栅源电压Ves而击穿。
[0040]此外，与图1所示的全桥配置类似，在半H桥配置中，两个LDMOS晶体管串联在电源VCC和地GND之间。在两个LDMOS晶体管的中间节点与地GND之间，连接负载。在工作中，两个LDMOS晶体管交替导通，从而向负载提供电流。用于高侧开关的LDMOS晶体管也可能由于高的栅源电压Ves而击穿。
[0041]图3为根据本实用新型的实施例的功率开关电路的示意性电路图。在图3中示出了按照全H桥配置的四个LDMOS晶体管M1-M4。功率开关电路还包括电荷泵U0，用于产生电源VCC的2倍的电压，即2*VCC。四个栅极驱动电路U1-U4分别包括输入端、输出端、电源端和接地端。四个栅极驱动电路U1-U4的输出端分别与四个LDMOS晶体管M1-M4的栅极相连，以控制其导通或断开。高侧栅极驱动电路Ul和U2的电源端与电荷泵UO相连，以获得2*VCC的电源电压，低侧栅极驱动电路U3和U4的电源端直接连接至电源VCC。
[0042]与图1所示的根据现有技术的功率开关电路不同，用于高侧开关的两个栅极驱动电路Ul和U2分别包括附加的箝位端SI和S2。栅极驱动电路Ul的箝位端SI与LDMOS晶体管Ml的源极相连接。在LDMOS晶体管Ml导通期间，栅极驱动电路Ul的输出端Hl和箝位端SI之间的电压始终为恒定值，从而将LDMOS晶体管Ml的栅源电压Ves保持为该恒定值，而不会由于高电压而击穿。类似地，栅极驱动电路U2的箝位端S2与LDMOS晶体管M2的源极相连接。在LDMOS晶体管M2导通期间，栅极驱动电路U2的输出端H2和箝位端S2之间的电压差始终为恒定值，从而将LDMOS晶体管M2的栅源电压Ves保持为该恒定值，而不会由于高电压而击穿。
[0043]此外，与图3所示的全桥配置类似，在半H桥配置中，两个LDMOS晶体管串联在电源VCC和地GND之间。在两个LDMOS晶体管的中间节点与地GND之间，连接负载。在工作中，两个LDMOS晶体管交替导通，从而向负载提供电流。高侧栅极驱动电路包括输入端、输出端、电源端和接地端，以及附加的箝位端。该栅极驱动电路的箝位端与用于高侧开关的LDMOS晶体管的源极相连接。
[0044]图4为在根据本实用新型的实施例的功率开关电路中采用的栅极驱动电路Ul的的第一实例。栅极驱动电路Ul包括输入端Al、输出端H1、电源端2*VCC和接地端GND，以及附加的箝位端SI。
[0045]第一电阻R1、第一晶体管Mll和第一电流源Idl依次串联连接在电源端2*VCC和地GND之间。第一晶体管Mll的栅极与输入端Al相连接。第二电流源Id2、第二晶体管M12和第二电阻R2依次串联连接在电源端2*VCC和箝位端SI之间。第一反相器NI的输入端连接至第一电阻Rl和第一晶体管Mll的中间节点，其输出端连接至第二晶体管M12的栅极。第三电流源Id3、第三晶体管M13和第四晶体管M14依次串联连接在电源端2*VCC和箝位端SI之间。第四晶体管M14的栅极连接至第二晶体管M12和第二电阻R2的中间节点。第二反相器N2的输入端连接在第一反相器NI的输出端，其输出端连接至第三晶体管M13的栅极。第三晶体管M13和第四晶体管M14的中间节点连接至输出端H1。第三电阻连接在输出端Hl和箝位端SI之间。[0046]第一反相器NI和第二反相器N2的第一电平输出为2*VCC，第二电平输出为VCC。在第一反相器NI和第二反相器N2的控制下，第二晶体管M12和第三晶体管M13交替导通和断开。
[0047]在图4所示的实施例中，第一晶体管MlI和第四晶体管M14为N型M0SFET，第二晶体管Ml2和第三晶体管M13为P型MOSFET。在替代的实施例中，第一至第四晶体管Ml 1-M14中的每一个均可以为N型MOSFET或P型MOSFET。此外，上述的第一至第三电流源Idl_Id3分别可以由辅助晶体管构成。
[0048]在工作中，栅极驱动电路Ul的输入端Al接收如图2所示的栅极驱动输入信号，例如PWM信号。
[0049]在栅极驱动输入信号为第一电平时，第一晶体管Mll导通。第一电流源Idl产生恒定电流，从电源端2*VCC经由第一电阻Rl流至地GND。在第一反相器NI的输入端产生第二电平。第一反相器NI的输出端产生第一电平，使得第二晶体管M12断开。第二反相器N2的输出端产生第二电平，使得第三晶体管M13导通。同时，由于第二晶体管M12断开，第四晶体管M14的栅源电压差为0，使得第四晶体管M14断开。结果，第三电流源Id3产生恒定电流，从电源端2*VCC经由第三电阻R3流至地GND。在第三电阻R3两端将产生恒定的电压差。这样，高侧LDM0SM1的栅源电压Ves保持为恒定的电压差，而不会由于负载的影响而变化。
[0050]在栅极驱动输入信号为第二电平时，第一晶体管Mll截止。在第一反相器NI的输入端产生第一电平。第一反相器NI的输出端产生第二电平，使得第二晶体管M12导通。第二反相器N2的输出端产生第一电平，使得第三晶体管M13断开。同时，由于第二晶体管M12导通，第二恒流源Id2产生的恒定电流经由第二电阻R2流至地GND。在第四晶体管M14的栅极产生第一电平，使得第四晶体管M14导通。结果，输出端Hl和箝位端SI之间短接。这样，高侧LDMOS Ml的栅源电压Ves保持为0，而不会由于负载的影响而变化。
[0051]由此可见，在PWM信号的整个周期中，高侧LDM0SM1的栅源电压Ves均可以保持为恒定的电压差，或者为0，而不会受到负载的电压变化的影响。通过改变第三电流源和第三电阻的数值，还可以控制高侧LDMOS Ml导通时的栅源电压Ves的数值。
[0052]图5为在根据本实用新型的实施例的功率开关电路中采用的栅极驱动电路Ul的的第二实例。栅极驱动电路Ul包括输入端Al、输出端H1、电源端2*VCC和接地端GND，以及附加的箝位端SI。
[0053]第一电阻R1、第一晶体管Mll和第一电流源Idl依次串联连接在电源端2*VCC和地GND之间。第一晶体管Mll的栅极与输入端Al相连接。第二电流源Id2、第二晶体管M12和第二电阻R2依次串联连接在电源端2*VCC和箝位端SI之间。第三电流源Id3、第三晶体管M13和第四晶体管M14依次串联连接在电源端2*VCC和箝位端SI之间。第三晶体管M13的栅极连接至第一晶体管Mll和第一电阻Rl的中间节点。第四晶体管M14的栅极连接至第二晶体管M12和第二电阻R2的中间节点。第三晶体管M13和第四晶体管M14的中间节点连接至输出端H1。第三电阻连接在输出端Hl和箝位端SI之间。第四电阻R4、第五晶体管M15和第四电流源Id4依次串联连接在电源端2*VCC和地GND之间。第一反相器NI的输入端与输入端Al相连接，其输出端连接至第五晶体管M15的栅极。第二晶体管M12的栅极连接至第五晶体管M15和第四电阻R4的中间节点。[0054]在第一反相器NI和第五晶体管M15的控制下，第二晶体管M12和第三晶体管M13交替导通和断开。
[0055]在图5所示的实施例中，第一晶体管Mil、第四晶体管M14和第五晶体管M15为N型M0SFET，第二晶体管M12和第三晶体管M13为P型MOSFET。在替代的实施例中，第一至第四晶体管Ml 1-M14中的每一个均可以为N型MOSFET或P型MOSFET。此外，上述的第一至第四电流源Idl-1d4分别可以由辅助晶体管构成。
[0056]在工作中，栅极驱动电路Ul的输入端Al接收如图2所示的栅极驱动输入信号，例如PWM信号。在栅极驱动输入信号为第一电平时,第一晶体管Mll导通。第一电流源Idl产生恒定电流，从电源端2*VCC经由第一电阻Rl流至地GND。在第三晶体管M13的栅极产生第二电平，使得第三晶体管M13导通。第一反相器NI的输出端产生第二电平，使得第五晶体管M15断开。相应地，第二晶体管M12和第四晶体管M14均断开。结果，第三电流源Id3产生恒定电流，从电源端2*VCC经由第三电阻R3流至地GND。在第三电阻R3两端将产生恒定的电压差。这样，高侧LDMOS Ml的栅源电压Ves保持为恒定的电压差，而不会由于负载的影响而变化。
[0057]在栅极驱动输入信号为第二电平时，第一晶体管Mll断开。在第三晶体管M13的栅极产生第一电平，使得第三晶体管M13断开。第一反相器NI的输出端产生第一电平，使得第五晶体管M15导通。相应地，第二晶体管M12导通。由于第二晶体管M12导通，第二恒流源Id2产生的恒定电流经由第二电阻R2流至地GND。在第四晶体管M14的栅极产生第一电平，使得第四晶体管M14导通。结果，输出端Hl和箝位端SI之间短接。这样，高侧LDMOSMl的栅源电压Ves保持为0，而不会由于负载的影响而变化。
[0058]由此可见，在PWM信号的整个周期中，高侧LDM0SM1的栅源电压Ves均可以保持为恒定的电压差，或者为0，而不会受到负载的电压变化的影响。通过改变第三电流源和第三电阻的数值，还可以控制高侧LDMOS Ml导通时的栅源电压Ves的数值。
[0059]根据本实用新型的实施例的栅极驱动电路U1，在LDMOS晶体管Ml的整个控制周期中，可以保持栅极驱动电路Ul的输出端Hl和箝位端SI之间的电压差始终为恒定电压差或0，从而将LDMOS晶体管Ml的栅源电压Ves保持为该恒定电压差或0，而不会由于高电压而击穿。
[0060]依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属【技术领域】技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型的保护范围应当以本实用新型权利要求所界定的范围为准。
【权利要求】
1.一种栅极驱动电路，包括电源端、接地端、输入端和输出端，所述栅极驱动电路在输入端接收栅极驱动输入信号，在输出端提供栅极驱动输出信号，用于驱动半导体开关器件， 其中，所述栅极驱动电路还包括箝位端，并且，在栅极驱动输入信号为第一电平时，所述栅极驱动电路将输出端和箝位端之间的电压差保持为第一恒定值，在栅极驱动输入信号为第二电平时，所述栅极驱动电路将输出端和箝位端之间的电压差保持为第二恒定值。
2.根据权利要求1所述的栅极驱动电路，其中所述第一恒定值大于第二恒定值，并且所述第二恒定值大致等于O。
3.根据权利要求1所述的栅极驱动电路，其中第一电平高于第二电平。
4.根据权利要求1所述的栅极驱动电路，还包括: 依次串联连接在电源端和地之间的第一电阻、第一晶体管和第一电流源； 依次串联连接在电源端和箝位端之间的第二电流源、第二晶体管和第二电阻； 依次串联连接在电源端和箝位端之间的第三电流源、第三晶体管和第四晶体管；以及 连接在输出端和箝位端之间的第三电阻， 其中，第四 晶体管的栅极连接至第二晶体管和第二电阻的中间节点， 在栅极驱动输入信号为第一电平时，第一晶体管和第三晶体要管导通，第二晶体管和第四晶体管断开，以及 在栅极驱动输入信号为第二电平时，第一晶体管和第三晶体要管断开，第二晶体管和第四晶体管导通。
5.根据权利要求4所述的栅极驱动电路，还包括: 第一反相器，其输入端连接至第一电阻和第一晶体管的中间节点，其输出端连接至第二晶体管的栅极；以及 第二反相器，其输入端连接至第一反相器的输出端，其输入端连接至第三晶体管的栅极。
6.根据权利要求5所述的栅极驱动电路，其中 在栅极驱动输入信号为第一电平时，第一晶体管导通，第一反相器的输出端产生第一电平，使得第二晶体管断开，第二反相器的输出端产生第二电平，使得第三晶体管导通，由于第二晶体管断开，第四晶体管的栅源电压差为O，使得第四晶体管断开，第三电流源产生恒定电流，流经第三电阻，在输出端和箝位端之间产生恒定的电压差；以及 在栅极驱动输入信号为第二电平时，第一晶体管断开，第一反相器的输出端产生第二电平，使得第二晶体管导通，第二反相器的输出端产生第一电平，使得第三晶体管断开，由于第二晶体管导通，第四晶体管的栅极为第一电平，使得第四晶体管导通，输出端和箝位端短接。
7.根据权利要求4所述的栅极驱动电路，还包括: 依次串联连接在电源端和地之间的第四电阻、第五晶体管和第四电流源；以及第一反相器，其输入端连接至栅极驱动电路的输入端，其输出端连接至第五晶体管的栅极， 其中，第三晶体管的栅极连接至第一晶体管和第一电阻的中间节点，以及第二晶体管的栅极连接至第四电阻和第五晶体管的中间节点。
8.根据权利要求7所述的栅极驱动电路，其中在栅极驱动输入信号为第一电平时，第一晶体管导通，在第三晶体管的栅极产生第二电平，使得第三晶体管导通，第一反相器的输出端产生第二电平，使得第五晶体管断开，相应地，第二晶体管和第四晶体管断开，第三电流源产生恒定电流，流经第三电阻，在输出端和箝位端之间产生恒定的电压差；以及 在栅极驱动输入信号为第二电平时，第一晶体管断开，在第三晶体管的栅极产生第一电平，使得第三晶体管断开，第一反相器的输出端产生第一电平，使得第五晶体管导通，相应地，第二晶体管导通，由于第二晶体管导通，第四晶体管的栅极为第一电平，使得第四晶体管导通，输出端和箝位端短接。
9.根据权利要求4所述的栅极驱动电路，其中，第一至第三电流源中的每一个由辅助晶体管构成。
10.根据权利要求4所述的栅极驱动电路，其中第一和第四晶体管为第一导电类型的MOSFET，第二和第三晶体管为第二导电类型的MOSFET。
11.根据权利要求10所述的栅极驱动电路，其中第一导电类型为N型和P型中的一种，第二导电类型为N型和P型中的另一种。
12.一种功率开关电路，包括: 依次串联连接在第一电源电压和地之间的第一高侧半导体开关器件和第一低侧半导体开关器件；以及 根据权利要求1-11中任一项所述的第一栅极驱动电路， 其中，第一高侧半导体开关器件和第一低侧半导体开关器件分别包括源极、漏极和栅极， 所述第一栅极驱动电路的电源端连接至第二电源电压，以及 所述第一栅极驱动电路的输出端与第一高侧半导体开关器件的栅极相连接，所述第一栅极驱动电路的箝位端与第一高侧半导体开关器件的源极相连接。
13.根据权利要求12所述的功率开关电路，其中在第一高侧半导体开关器件和第一低侧半导体开关器件的中间节点与地之间，提供负载驱动电压。
14.根据权利要求12所述的功率开关电路，还包括: 依次串联连接在第一电源电压和地之间的第二高侧半导体开关器件和第二低侧半导体开关器件；以及 根据权利要求1-11中任一项所述的第二栅极驱动电路， 其中，第二高侧半导体开关器件和第二低侧半导体开关器件分别包括源极、漏极和栅极， 所述第二栅极驱动电路的电源端连接至第二电源电压，以及 所述第二栅极驱动电路的输出端与第二高侧半导体开关器件的栅极相连接，所述第二栅极驱动电路的箝位端与第二高侧半导体开关器件的源极相连接。
15.根据权利要求14所述的功率开关电路，其中在第一高侧半导体开关器件和第一低侧半导体开关器件的中间节点与第二高侧半导体开关器件和第二低侧半导体开关器件的中间节点之间，提供负载驱动电压。
16.根据权利要求12-15中任一项所述的功率开关电路，其中第一高侧半导体开关器件和第一低侧半导体开关器件分别为相同导电类型的MOSFET。
17.根据权利要求16所述的功率开关电路，其中第一高侧半导体开关器件和第一低侧半导体开关器件分别为LDMOS晶体管。
18.根据权利要求12-15中任一项所述的功率开关电路，其中第二电源电压为第一电源电压的2倍数值。
【文档编号】H03K17/687GK203800914SQ201420224979
【公开日】2014年8月27日 申请日期:2014年4月30日 优先权日:2014年4月30日
【发明者】郑烷, 胡铁刚 申请人:杭州士兰微电子股份有限公司