一种基于概率Turbo译码器的概率计算单元的制作方法

本发明涉及无线通信技术领域，特别涉及包括以Turbo码作为信道码的通信系统中的一种译码算法，可以应用到第三代、第四代甚至第五代移动通信系统中。

背景技术：

Turbo码是一种逼近香农极限的前向纠错码，能够有效地提高通信系统的可靠性，已经被诸如3GPP、LTE/LTE-Advanced等通信协议所采纳。但是其最优译码算法复杂度极高而无法应用到实际系统中，因此学术界随即提出了低复杂度的MAP译码算法及其对数域的Log-MAP译码算法和近似算法Max-Log-MAP译码算法。然而，上述算法均为贯序译码算法，导致其译码延迟大，系统吞吐率低。为了解决译码延迟大的问题，研究人员又提出了滑窗译码算法，当窗长为1时，即为全并行Turbo译码算法，理论证明该算法能够达到传统译码算法的性能，然而，全并行译码算法硬件开销极大，仍然难以应用到实际系统中。

概率计算作为一种全新的数值表征体系，用无权重的随机序列表征概率值，能够以简单的逻辑门实现复杂的二进制定点加法，乘法和除法等。然而，基于概率计算的Turbo译码器一直都未能解决译码周期大和复杂度仍然较高的难题，这成为概率Turbo译码器应用到实际系统中的瓶颈。

技术实现要素：

本发明的目的在于克服现有概率Turbo译码器中计算单元精度低，收敛慢和复杂度高的问题，提供了一种新型的计算单元实现方法，其包括无符号概率加法器以及概率归一化单元。所提出的新型概率计算单元大大地加快了译码器收敛速度，提高了译码器性能以及降低了译码器的计算复杂度。

为了实现上述发明目的，本发明提供了以下技术方案：

一种基于概率Turbo译码器的概率计算单元，所述概率计算单元中的概率加法器包括第一输入模块、第一全加器、第一寄存器、第一或门、第二或门及第三或门；

所述第一输入模块与所述第一全加器连接；

所述第一寄存器与所述第一全加器连接，存储饱和进位结果；

所述第一寄存器对所述第一全加器进行正反馈，并与所述第一或门连接；

所述第一或门实现对饱和进位结果是否大于0的判决功能；

所述第二或门与所述第一输入模块连接，实现对当前译码时刻输入随机比特是否大于0的判决功能；

所述第三或门连接所述第一或门及所述第二或门，输出概率加法器结果序列，同时对所述第一全加器进行负反馈。

进一步的，所述概率计算单元中的概率归一化单元包括第二输入模块、第二全加器、第二寄存器、第四或门、输入判断模块及TFM模组；

所述第二输入模块、所述第二全加器、所述第二寄存器及所述第四或门依次连接；

所述第二寄存器存储饱和进位结果，所述第四或门实现对所述饱和进位结果是否大于0的判断功能；

所述输入判断模块与所述第二输入模块连接，完成当前译码时刻输入的随机比特是否大于0的判断功能；

所述TFM模组输入端与所述第二输入模块及第五或门连接，输出概率比特的更新结果。

进一步的，所述第一输入模块及所述第二输入模块为N个1比特输入的加法器，输出1+log2N比特定点数据。

进一步的，所述输入判断模块包括第六或门、第七或门及第八或门；

所述第六或门及所述第七或门的输入端与所述第二输入模块连接，输出端与第八或门连接；

进一步的，所述TFM模组包括一个以上并联的TFM模块，所述TFM模块数量与所述第二输入模块输入端口数适配。

与现有技术相比，本发明的有益效果：

基于无符号概率加法器可以显著提高加法器的精度，加快译码器收敛速度；

基于TFM的概率归一化单元可以显著降低译码器复杂度，提高归一化精度，加快译码收敛速度。

综上所述，采用本发明提供的基于概率Turbo译码器的计算单元实现方法，有效克服了现有概率Turbo译码器中计算单元精度低，收敛慢和复杂度高的问题。

附图说明：

图1是概率Turbo译码器的全并行译码结构；

图2是概率Turbo译码器中译码单元的实现结构；

图3是本发明实施例1提出的无符号概率加法器电路结构；

图4是本发明实施例2提出的高性能概率归一化单元电路结构；

图5是概率归一化单元中的TFM结构。

图中标记：

101-前向转换模块，102-比较模块，103-译码单元模块，104-交织网络模块，201-分支度量计算模块，202-前向状态度量计算模块，203-后向状态计算模块，204-外信息计算模块，205-后验信息计算模块，301-第一输入模块，302-第一全加器，303-第一寄存器，304-第一或门，305-第二或门，306-第三或门，401-第二输入模块，402-第二全加器，403-第二寄存器，404-第四或门，405-第五或门，410-输入判断模块，420-TFM模组，406-第六或门，407-第七或门，408-第八或门，501-移位模块，502-第三全加器，503-第四全加器，504-定点比较器，505-第一多路选择器，506-第二多路选择器。

具体实施方式

下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

本发明提出的无符号概率加法器和概率归一化单元可被应用到全并行概率译码器中。该译码器的码长为N，信息序列的长度为K，码率为1/3。该译码器由2个分量码译码器并行级联而成，而每个分量码的约束长度为4,码率为1/2。译码器的输入为各码比特的信道概率，包括2个分量译码器和1个交织网络，如图1所示。其中每个分量码译码器又包括前向转换模块101和译码单元模块103。前向转换模块101又由2个比较模块102组成，完成概率到随机序列的转换功能。

如图2所示为译码单元k的结构图。每个译码单元包括5个计算模块，包括分支度量计算模块201，前向状态度量计算模块202，后向状态度量计算模块203，外信息计算模块204和后验信息计算模块205。首先，分支度量计算模块201接收前向转换模块101输出的随机比特和另一个分量译码器的经交织网络模块104后的外信息随机比特从而得到分支度量的随机比特；然后，前向状态度量计算模块202和后向状态度量计算模块203接收分支度量随机比特，计算更新前向和后向状态度量随机比特；接着，外信息计算模块204接收来自分支度量模块201输出的校验边信息、前向状态计算模块202计算更新的前向状态度量随机比特和后向状态度量计算模块203计算更新的后向状态度量随机比特，从而得到信息比特的外信息；后验信息计算模块205接收来自分支度量计算模块201输出的分支度量信息、前向状态计算模块202计算更新的前向状态度量随机比特和后向状态度量计算模块203计算更新的后向状态度量随机比特，从而得到并输出当前译码时钟下的估计信息序列。

其中，前向状态度量计算模块202和后向状态度量计算模块203涉及2输入概率加法器和8输入概率归一化计算单元；而外信息计算模块204涉及8输入概率加法器和2输入概率归一化单元；后验概率计算模块205涉及8输入概率加法器。

为了清晰地介绍本发明提出的无符号概率加法器和概率归一化单元。下面给出8输入无符号概率加法器实现方法实例1和8输入的概率归一化单元实现方法实例2。

实施例1

图3给出了外信息计算模块204和后验概率计算模块205中的无符号8输入概率加法实现结构。所述概率加法器包括第一输入模块301、第一全加器302、第一寄存器303、第一或门304、第二或门305及第三或门306；

所述第一输入模块301为完成8个1比特输入的加法器，可由梯形结构实现，其输出为4比特的定点数据，其与所述第一全加器302连接；

所述第一寄存器303与所述第一全加器302连接，存储饱和进位结果；

所述第一全加器302为m比特全加器，m的取值是综合考虑复杂度与精度的折中，优选的，m取值为4或者5可满足精度要求；

所述第一寄存器303对所述第一全加器302进行正反馈，并与所述第一或门304连接；

所述第一或门304为m输入或门，实现对饱和进位结果是否大于0的判决功能；

所述第二或门305为4输入或门，其与所述第一输入模块301连接，实现对当前译码时刻输入随机比特是否大于0的判决功能；

所述第三或门306连接所述第一或门304及所述第二或门305，输出概率加法器结果序列，同时对所述第一全加器302进行负反馈。

在概率计算中，变量均由1比特表示，而Z(t)＝X(t)+Y(t)的概率加法器会存在Z(t)＝2的饱和情况，如果此时仍然输出Z(t)＝1，这样就会导致概率加法器存在较大误差.因此，本文提出的高精度无符号概率加法器基于此，使用所述第一寄存器303将多余“1”的结果作为饱和结果进行存储，并在后续时钟中Z(t)＝0时进行补偿，使其输出为Z(t)＝1，从而实现高精度的概率加法器。

实施例2

实施例2所述的概率计算单元还含有概率计算单元，图4给出了前向状态度量计算模块202和后向状态度量计算模块203中的8输入概率归一化单元实现结构。所述概率计算单元中的概率归一化单元包括第二输入模块401、第二全加器402、第二寄存器403、第四或门404、输入判断模块410及TFM模组420；

所述第二输入模块401为完成8输入随机比特的加法器，第二全加器402为1个m比特的全加器；

所述第二输入模块401、所述第二全加器402、所述第二寄存器403及所述第四或门404依次连接；

所述第二寄存器402存储饱和进位结果，所述第四或门404实现对所述饱和进位结果是否大于0的判断功能；

所述输入判断模块410与所述第二输入模块401连接，完成当前译码时刻输入的随机比特是否大于0的判断功能；

所述输入判断模块410包括第六或门406、第七或门407及第八或门408；

所述第六或门406及所述第七或门407的输入端与所述第二输入模块401连接，输出端与第八或门408连接；

所述TFM模组420包括一个以上并联的TFM模块，所述TFM模块数量与所述第二输入模块401输入端口数适配。

所述TFM模组420输入端与所述第二输入模块401及第五或门405连接，输出概率比特的更新结果。

下面对所述TFM模组420中的所述TFM模块进行介绍。

图5为1个TFM模块的结构。移位模块501根据松弛系数β进行移位操作；第三全加器502和第四全加器503为m比特全加器；定点比较器504为一个定点比较器，第一比较器505和第二比较器506为一个2输入多路选择器。U为TFM更新的控制信号，当U置1时，TFM进行更新。

本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。