多个不同相位的振荡信号的产生方法及电路、本地振荡器与流程

【技术领域】

本发明关于本地振荡器产生准确的正交输出，尤其关于一种产生多个具有不同相位的振荡信号的方法和相关电路。

背景技术：

在本地振荡器的一些应用中，从锁相环(phase-lockedloop，pll)输出的时钟信号被建议由具有奇数因子(例如3)的分频器来分频。然而，这种奇数分频器的输出不具有正交信息，因此如何在使用奇数分频器时建立一种新颖的本地振荡器来产生准确的正交输出是一个重要课题。

技术实现要素：

本发明的目的之一在于提供一种产生多个具有不同相位的振荡信号的方法和相关电路及本地振荡器，其可使用简单的结构来产生精确的正交输出信号。

依据本发明一实施例，提供一种产生多个具有不同相位的振荡信号的电路，包括分频器、第一延迟链、第二延迟链和校准电路。分频器用于分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号。第一延迟链包括多个串联连接的第一延迟单元，用于接收所述第一分频输入信号，以及第二延迟链包括多个串联连接的第二延迟单元，用于接收所述第二分频输入信号。校准电路耦接于所述第一延迟链和所述第二延迟链，用于根据所述第一延迟链或所述第二延迟链内的信号来控制所述第一延迟链和所述第二延迟链的延迟量；其中，所述第一延迟单元和所述第二延迟单元的一部分的输出信号作为所述多个具有不同相位的振荡信号。

依据本发明另一实施例，提供一种产生多个具有不同相位的振荡信号的本地振荡器，包括分频器、第一延迟链、第二延迟链和校准电路。分频器用于分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号。第一延迟链包括多个串联连接的第一延迟单元，用于接收所述第一分频输入信号。第二延迟链包括多个串联连接的第二延迟单元，用于接收所述第二分频输入信号。校准电路耦接于所述第一延迟链和所述第二延迟链，用于根据所述第一延迟链或所述第二延迟链内的信号来控制所述第一延迟链和所述第二延迟链的延迟量；其中，所述第一延迟单元和所述第二延迟单元的一部分的输出信号作为所述多个具有不同相位的振荡信号。

根据本发明又一实施例，提供一种产生多个具有不同相位的振荡信号的方法，包括：分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号；使用多个串联连接的第一延迟单元来延迟所述第一分频输入信号；使用多个串联连接的第二延迟单元来延迟所述第二分频输入信号；根据所述第一延迟单元或所述第二延迟单元的至少两个输出来控制所述第一延迟单元和所述第二延迟单元的延迟量；以及输出所述第一延迟单元和所述第二延迟单元的一部分的信号作为所述多个具有不同相位的振荡信号。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

【附图说明】

图1为根据本发明一实施例的本地振荡器的示意图。

图2为根据本发明一实施例的第一延迟链和第二延迟链的示意图。

图3示出图2所示反相器的输出的时序图。

图4为根据本发明一实施例的校准电路的示意图。

图5为根据本发明第一实施例的延迟控制的示意图。

图6为根据本发明第二实施例的延迟控制的示意图。

图7为根据本发明第三实施例的延迟控制的示意图。

图8为根据本发明另一实施例的校准电路的示意图。

图9示出多个信号的时序图。

图10为根据本发明另一实施例的校准电路的示意图。

图11示出对应于图1所示实施例的概念。

【具体实施方式】

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”和“包括”为开放式的用语，故应解释成“包含但不限定于……”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接到第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

请参考图1，其为根据本发明一实施例的本地振荡器100的示意图。如图1所示，本地振荡器100包括pll110、分频器120、第一延迟链130_1、第二延迟链130_2和校准电路140。在本实施例中，分频器120具有奇数因子(例如3)，并且本地振荡器100被设置为产生多个具有不同相位的振荡信号，例如，没有限制本发明，同相信号(i+)、正交信号(q+)、反相(inverted)同相信号(i-)和反相正交信号(q-)。

在本地振荡器100的操作中，pll110产生两个输入信号vin+和vin-，其中输入信号vin+和vin-可以是具有50％占空比(dutycycle)的时钟信号，并且输入信号vin+和vin-之间的相位差是180度。然后分频器120以奇数(例如3)来对输入信号vin+和vin-分频以产生分频输入信号vin+’和vin-’。第一延迟链130_1延迟分频输入信号vin+’，以及第二延迟链130_2延迟分频输入信号vin-’。校准电路140被设置为根据第一延迟链130_1和/或第二延迟链130_2内的信号来控制第一延迟链130_1和第二延迟链130_2的延迟量。

详细地说，请参阅图2，其为根据本发明的一实施例的第一延迟链130_1和第二延迟链130_2的示意图。如图2所示，第一延迟链130_1包括多个串联连接的延迟单元(在本实施例中，延迟单元是由反相器(inverter)210_1-210_6实现)，并且每个反相器210_1-210_6的延迟量是四十五度。另外，第二延迟链130_2包括多个串联连接的延迟单元(在本实施例中，延迟单元是由反相器220_1-220_6实现)，并且每个反相器220_1-220_6的延迟量是四十五度。图3示出了反相器210_1-210_5和220_1-220_5的输出的时序图，即vout_d4,vout<1>,vout<6>,vout<3>,vout<0>,vout_d0,vout<5>,vout<2>,vout<7>和vout<4>的时序图。

如图2所示，同相信号(i+)、正交信号(q+)、反相同相信号(i-)和反相正交信号(q-)可以从一部分反相器210_1-210_5和220_1-220_5的输出得到。在本实施例中，没有限制本发明，输出信号vout<4>、vout<6>、vout<0>和vout<2>可以分别作为同相信号(i+)、正交信号(q+)、反相同相信号(i-)和反相正交信号(q-)。

为了使输出信号vout<4>,vout<6>,vout<0>和vout<2>(即i+,q+,i-,q-)准确，校准电路140通过参照反相器210_1-210_6和220_1-220_6的两个输出可以校准反相器210_1-210_6和220_1-220_6的延迟量。参考图4，其为根据本发明一实施例的校准电路140的示意图，校准电路140包括与门410、低通滤波器(图示为lpf)420和模数转换器(adc)430。如图4所示，与门410接收时钟信号ck和反相时钟信号ckb，其中时钟信号ck和反相时钟信号ckb可以是反相器210_1-210_6和220_1-220_6的输出中的任意两个，其相位差应是180度，例如，时钟信号ck和反相时钟信号ckb可以分别为vout_d4和vout<0>。然后，低通滤波器420滤波与门410的输出以产生滤波信号，并且adc430转换滤波信号以产生数字校准信号ctrl_1来控制第一延迟链130_1内的反相器210_1-210_6的延迟量，使vout_d4和vout<0>之间的相位差接近180度。类似地，时钟信号ck和反相时钟信号ckb可以分别是vout_d0和vout<4>，并且adc430可以产生数字校准信号ctrl_2以控制第二延迟链130_2内的反相器220_1-220_6的延迟量，使vout_d0和vout<4>之间的相位差接近180度。

请参考图5，其为根据本发明一实施例的延迟控制的示意图。在图5中，校准电路140还包括低压差稳压器(lowdropoutregulator，ldo)510和两个可变电阻520_1和520_2。如图5所示，ldo510接收从图4所示电路产生的数字校准信号ctrl_1和ctrl_2，并粗调(coarsetune)电源电压vdd；以及可变电阻520_1的电阻由数字校准信号ctrl_1控制以微调(finetune)电源电压vdd来产生第一电源电压vdd1至第一延迟链130_1；可变电阻520_2的电阻由数字校准信号ctrl_2控制以微调电源电压vdd来产生第二电源电压vdd2至第二延迟链130_2。鉴于以上，通过控制/调节第一延迟链130_1和第二延迟链130_2的电源电压(即调节反相器210_1-210_6和220_1-220_6的电源电压)，可以调整反相器210_1-210_6和220_1-220_6的延迟量，以确保输出vout<4>,vout<6>,vout<0>和vout<2>(即i+,q+,i-,q-)具有精确的相位。

另外，在图4和5所示的本实施例中，产生两个数字校准信号ctrl_1和ctrl_2以分别控制第一延迟链130_1和第二延迟链130_2的延迟量。然而，在另一个实施例中，校准电路130可仅产生一个数字校准信号以控制第一延迟链130_1和第二延迟链130_2的延迟量。例如，第一延迟链130_1和第二延迟链130_2可以由ldo510输出的相同的电源电压vdd供电。

请参考图6，其为根据本发明另一实施例的延迟控制的示意图。在图6中，校准电路140还包括ldo610和两个电流源620_1和620_2(在本实施例中，电流源620_1和620_2可以是与绝对温度成正比的(proportionaltoabsolutetemperature，ptat)电流源或与绝对温度互补的(complementarytoabsolutetemperature，ctat)电流源)。如图6所示，ldo610接收从图4所示电路产生的数字校准信号ctrl_1和ctrl_2，并粗调电源电压vdd；以及电流源620_1由数字校准信号ctrl_1控制以产生第一电流i1至第一延迟链130_1；电流源620_2由数字校准信号ctrl_2控制以产生第二电流i2至第二延迟链130_2。鉴于以上，通过控制/调节第一延迟链130_1和第二延迟链130_2的电流(即分别调节流经反相器210_1-210_6和220_1-220_6的电流i1和i2)，可以调整反相器210_1-210_6和220_1-220_6的延迟量，以确保输出vout<4>,vout<6>,vout<0>和vout<2>(即i+,q+,i-,q-)具有准确的相位。

请参考图7，其为根据本发明另一实施例的延迟控制的示意图。如图4和图7所示，反相器210_1-210_6的负载可由数字校准信号ctrl_1控制，以确定第一延迟链130_1内的反相器210_1-210_6的延迟量；以及反相器220_1-220_6的负载可由数字校准信号ctrl_2控制，以确定第二延迟链130_2内的反相器220_1-220_6的延迟量。在本实施例中，多个可变电容器c1_1-c1_6被耦接于反相器210_1-210_6的输出节点，以及多个可变电容器c2_1-c2_6被耦接于反相器220_1-220_6的输出节点，并且可变电容器c1_1-c1_6和c2_1-c2_6的电容分别由数字校准信号ctrl_1和ctrl_2进行控制/调整。在本实施例中，没有限制本发明，可变电容器c1_1-c1_6由相同的数字校准信号ctrl_1控制以具有相同的电容，及可变电容器c2_1-c2_6由相同的数字校准信号ctrl_2控制以具有相同的电容。

在另一实施例中，图7所示的每个可变电容器c1_1-c1_6和c2_1-c2_6可以由可变电阻器来代替，并且校准电路140可以产生数字控制信号ctrl_1和ctrl_2来控制/调整可变电阻器的电阻以确定反相器210_1-210_6和220_1-220_6的延迟量。

在另一实施例中，请参考图8，其为根据本发明另一实施例的第一延迟链130_1/第二延迟链130_2和校准电路140的示意图，其中校准电路140包括两个或门810和820。如图8所示，或门810接收同相信号(i+)和正交信号(q+)以产生控制信号up，以及或门820接收同相信号(i+)和反相正交信号(q-)以产生控制信号dn。在本实施例中，同相信号(i+)，正交信号(q+)和反相正交信号(q-)可以是图2所示的信号vout_d4,vout<6>和vout<2>。图8所示的校准电路140可视为独立于(independentof)占空比和功率的90度相位检测器，以及控制信号up和dn被用来控制反相器210_1-210_6和220_1-220_6的延迟量，以使同相信号(i+)和正交信号(q+)之间的相位差接近90度。详细地说，请参阅图9，其示出了根据本发明一实施例当信号i+,q+,q-,up的占空比是40％或50％时，信号i+,q+,q-,up和dn的时序图。如图9所示，控制信号up表示正交信号(q+)和反相正交信号(q-)应被延迟更多，以及控制信号dn表示正交信号(q+)和反相正交信号(q-)应具有更小的延迟量。在本实施例中，由于控制信号up的启用周期(enablingperiod)比控制信号dn的启用周期大，总的来说，校准电路140可提高反相器210_1-210_6和220_1-220_6的延迟量，以使正交信号(q+)和反相正交信号(q-)分别接近于90度和270度。

请参考图10，其为根据本发明另一实施例的第一延迟链130_1/第二延迟链130_2和校准电路140的示意图。如图10所示，校准电路140包括电阻器r1-r5、电容器c1-c3以及运算放大器1010。在此实施例中，第一延迟链130_1和第二延迟链130_2产生具有50％占空比的同相信号i+_50、正交信号q+_50、反相同相信号i-_50和反相正交信号q-_50；以及逻辑电路包括四个与门1002,1004,1006和1008，被用于根据信号i+_50,q+_50,i-_50和q-_50来产生具有25％占空比的同相信号i+_25、正交信号q+_25、反相同相信号的i-_25和反相正交信号q-_25至混频器；以及运算放大器1010比较信号i+_25和i-_25的总和与信号q+_25和q_25的总和，以产生控制信号vctrl来控制反相器210_1-210_6和220_1-220_6的延迟量，使信号i+_25,i-_25,q+_25和q-_25具有精确的相位。

简要概括，图11示出对应于图1所示实施例的概念，分频器以例如分频因子3来对pll110产生的输入信号进行分频以产生分频输入信号(相位分别为0度、120度和240度)，延迟链130_1/130_2延迟分频信号以产生i+,i-,q+,q-。在本发明的实施例中，可在奇数分频器被应用到本地振荡器时产生具有不同相位的振荡信号(例如正交输出i+,i-,q+,q-)，并且延迟链和校准电路具有高效的设计以确保振荡信号的相位是准确的。

本领域的技术人员将很容易地观察到，在保持本发明的教导同时可以对装置和方法做出许多修改和变化。因此，上述公开应当被解释为仅由所附权利要求书的边界和范围界定。