一种电平自定义多协议数字音频信号发生系统及方法与流程

本发明涉及音频分析领域，尤其是一种电平自定义多协议数字音频信号发生系统及方法。

背景技术：

目前，数字音频领域拥有多种不同类型的数字音频接口，主流的接口标准包括消费类数字音频接口S/PDIF数字音频互联和专业类数字音频接口AES/EBU数字音频接口两个标准。目前的音频分析仪的数字音频发生和分析功能主要针对S/PDIF接口和AES/EBU接口两个标准的信号发生和分析。在测试过程中音频分析仪产生满足对应数字音频协议标准的数字信号输入到数字音频接收设备中，以检测数字音频接收设备解码性能。音频分析仪输出不同逻辑电平的数字信号来测试数字音频接收设备对电平的兼容能力。

通用的音频分析仪采用专用的数字音频协议编码芯片产生数字音频信号，通用音频分析仪的原理框图如图1所示，工作原理如下：CPU将数字音频协议参数及数字音频数据写入专业数字音频编码芯片对应的寄存器中，启动信号输出功能。编码芯片输出的数字音频信号经电平选择电路，将逻辑电平产生电路产生的固定电平施加到数字信号上，实现不同逻辑电平不同数字音频协议的编码输出。

通用音频分析仪数字音频信号发生方案电路复杂，需要设计专门的逻辑电平产生电路；数字音频标准单一，每种数字音频标准均需专门的编码芯片实现数字音频信号生成；灵活性差，仅能够输出+5V、+3.3V、+2.5V、+1.8V及+1.2V等几种典型逻辑电平，在测试接收设备逻辑电平兼容能力时仅能给出典型逻辑电平的定性指标，无法给出具体的逻辑电平兼容性的量化指标。

技术实现要素：

本发明的目的是为克服上述现有技术的不足，提供一种电平自定义多协议数字音频信号发生系统及方法。

为实现上述目的，本发明采用下述技术方案：

一种电平自定义多协议数字音频信号发生系统，包括上位机、FPGA、数模转换器，所述上位机与FPGA连接，所述FPGA与数模转换器连接；

所述FPGA包括状态码存储器、波形生成模块、幅度调整模块、数据编码模块、时钟分频模块及协议输出模块；

所述状态码存储器，其与上位机输入连接，用于存储数字音频编码中的状态码；

所述波形生成模块，用于生成波形数据；

所述数据编码模块，用于将状态码存储器存储的状态码和波形生成模块生成波形数据进行协议编码；

所述时钟分频模块，用于产生协议输出模块所需的位时钟；

所述幅度调整模块，用于对数据编码模块生成的数据进行幅度调整，存放在临时RAM存储器中进行存储；

所述协议输出模块，其在时钟分频模块提供的位时钟的驱动下，依次将幅度调整后的数据传输至数模转换器。

优选的，所述信号调理电路包括增益调整电路和单端差分切换电路；

所述增益调整电路，用于对数模转换器输出的信号电平进行增益调整，使输出电平满足0～5V的范围；

所述单端差分切换电路，用于切换输出音频信号的传输方式，满足不同音频协议标准的要求。

优选的，所述数模转换器采用高精度数模转换器。

基于电平自定义多协议数字音频信号发生系统的方法，包括以下步骤：

步骤一，在上位机软件设置界面中选择数字音频信号的协议标准，上位机根据选定的协议标准将对应的数字音频协议编码程序代码通过FPGA动态加载接口电路；

步骤二，上位机软件设置界面对数字音频协议标准中每个帧的每个通道状态码进行配置，并将配置信息发送至FPGA的状态码存储器中存放，其中，帧是带有通道状态码和数字音频波形数据的数据流，数字音频协议标准定义了一个数据流中帧的个数和结构、每个通道状态码在每个帧中的位置以及数字音频数据的长度和格式。

步骤三，FPGA内部进行数字音频协议编码设置，从状态码存储器中依次读取每个帧的通道状态码，并和波形生成模块产生的波形数据进行组合编码，获取数字音频编码数据流；

步骤四，FPGA根据上位机设定的逻辑电平，对数字音频编码数据流进行幅度调整并存储在临时RAM存储器中，在时钟分频电路输出的位时钟驱动下，输出至数字模拟转换器中；

步骤五，数字模拟转换器接收幅度调整后的数字音频数据流，并进行数模转换，输出单端或者差分数字音频信号波形，并输出至信号调理电路；

步骤六，信号调理电路接收单端或者差分数字音频信号波形，并对单端或者差分数字音频信号波形进行整形滤波，输出符合数字音频信号协议标准的数字音频信号。

优选的，所述步骤二中，所述配置信息包括每一帧每个通道的每一位状态码。

优选的，所述步骤二中，所述数字音频信号的协议标准包括AES/EBU或S/PDIF通用数字音频协议以及其他标准的数字音频协议。

优选的，所述步骤四中，FPGA利用幅度校准算法对数字音频数据流进行幅度调整。

本发明的有益效果是：

1.本发明采用高精度数模转换器芯片，输出电压线性度好，精度高，可以实现0～+5V电压之间任意逻辑电平；

2.本发明可以实现0～+5V电压的连续输出，因此可以给出被测试设备对逻辑电平的兼容能力，能够测试得到逻辑高电平的最大值和最小值以及逻辑低电平的最大值和最小值等参数的量化指标，可以实现定量分析。

附图说明

图1是通用音频分析仪数字音频信号发生原理框图；

图2是电平自定义多协议数字音频信号发生系统原理框图；

图3是FPGA内部电路框图。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

如图2所示，一种电平自定义多协议数字音频信号发生系统，包括上位机、FPGA、数模转换器，所述上位机与FPGA连接，所述FPGA与数模转换器连接；

如图3所示，所述FPGA包括状态码存储器、波形生成模块、幅度调整模块、数据编码模块、时钟分频模块及协议输出模块；

所述状态码存储器，其与上位机输入连接，用于存储数字音频编码中的状态码；

所述波形生成模块，用于生成波形数据；

所述数据编码模块，用于将状态码存储器存储的状态码和波形生成模块生成波形数据进行协议编码；

所述时钟分频模块，用于产生协议输出模块所需的位时钟；

所述幅度调整模块，用于对数据编码模块生成的数据进行幅度调整，存放在临时RAM存储器中进行存储；

所述协议输出模块，其在时钟分频模块提供的位时钟的驱动下，依次将幅度调整后的数据传输至数模转换器。

优选的，所述信号调理电路包括增益调整电路和单端差分切换电路；

所述增益调整电路，用于对数模转换器输出的信号电平进行增益调整，使输出电平满足0～5V的范围；

所述单端差分切换电路，用于切换输出音频信号的传输方式，满足不同音频协议标准的要求。

优选的，所述数模转换器采用高精度数模转换器。

基于电平自定义多协议数字音频信号发生系统的方法，包括以下步骤：

步骤一，在上位机软件设置界面中选择数字音频信号的协议标准，上位机根据选定的协议标准将对应的数字音频协议编码程序代码通过FPGA动态加载接口电路；

步骤二，上位机软件设置界面对数字音频协议标准设置配置信息，并将配置信息发送至FPGA的状态码存储器中存放；

步骤三，FPGA内部进行数字音频协议编码设置，从状态码存储器中依次读取每个帧的通道状态码，并和波形生成模块产生的波形数据进行组合编码，获取数字音频编码数据流；

步骤四，FPGA根据上位机设定的逻辑电平，对数字音频编码数据流进行幅度调整并存储在临时RAM存储器中，在时钟分频电路输出的位时钟驱动下，输出至数字模拟转换器中；

步骤五，数字模拟转换器接收幅度调整后的数字音频数据流，并进行数模转换，输出单端或者差分数字音频信号波形，并输出至信号调理电路；

步骤六，信号调理电路接收单端或者差分数字音频信号波形，并对单端或者差分数字音频信号波形进行整形滤波，输出符合数字音频信号协议标准的数字音频信号。

优选的，所述步骤二中，所述配置信息包括每一帧每个通道的每一位状态码。

优选的，所述步骤二中，所述数字音频信号的协议标准包括AES/EBU或S/PDIF通用数字音频协议以及其他标准的数字音频协议。

优选的，所述步骤四中，FPGA利用幅度校准算法对数字音频数据流进行幅度调整。

所述幅度校准算法具体为：首先根据设定的输出逻辑电平和增益调整电路对输出信号进行分段标定，然后比较设置电压与万用表测量的实际输出电压之间的差值，计算出幅度调整系数和偏置值，将其存储在板载EEPROM中；进行幅度调整时需根据设定的输出逻辑电平调用EEPROM中存储的调整系数和偏置量，即可输出准确的逻辑电平。

本发明采用高精度数模转换器芯片，输出电压线性度好，精度高，可以实现0～+5V电压之间任意逻辑电平。

通用音频分析仪数字音频发生方案仅采用+5V、+3.3V、+2.5V等几种典型逻辑电平输出信号。在测试过程中，用户仅能够在这几种逻辑电平下判断被测试设备是否兼容，能够识别该逻辑电平，则判断为兼容，否则判断为不兼容，仅可以定性分析。

本发明可以实现0～+5V电压的连续输出，因此可以给出被测试设备对逻辑电平的兼容能力，能够测试得到逻辑高电平的最大值和最小值以及逻辑低电平的最大值和最小值等参数的量化指标，可以实现定量分析。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。