一种基于动态误差校正技术的电流舵型DAC的制作方法

本发明属于数模转换领域，特别涉及一种基于动态误差校正技术的电流舵型DAC(Digital to Analog Converter，即数模转换器)。

背景技术：

随着工艺水平的提高，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,即金属-氧化物半导体场效应晶体管)阈值电压的失配常数Avt越来越小，电流源之间的匹配程度越来越高，然而在满足99.7％的良率及INL(Integral nonlinearity,即积分非线性)小于1/2LSB(Least Siginificant Bit，即最低有效位)的条件下，随着DAC分辨率的提高，单位电流源的面积急速增大，从而带来电流源梯度误差及热分布误差较大等问题。

现有一些文献提出了基于电流源幅值误差以及动态误差的校正算法，其中基于幅值校正的算法仅仅改善了DAC的低频性能，对高频下性能的改善较小。因为随着采样频率的增加，时钟抖动、开关延时、输出信号占空比及瞬态产生的毛刺等误差成为限制DAC动态性能提升的主要因素。另一方面，目前的基于动态误差的校正算法可以有效的同时提高DAC在低频与高频的动态性能，然而经过重组优化后的高位电流源之间的匹配误差依然很大，该误差严重抑制了DAC性能的提高。

技术实现要素：

针对上述存在的问题或不足，为解决高位电流源间失配较大的技术问题，本发明提供了一种基于动态误差校正技术的电流舵型DAC。

该基于动态误差校正技术的电流舵型DAC，包括101译码器、102锁存器、103高位电流源阵列、104高位电流源输出控制逻辑、105动态误差检测器、106模数转换器、107电流源匹配组合控制逻辑、108随机译码器、109延时模块、110锁存器、111低位电流源阵列及112负载；

其中101译码器输出端与108随机译码器输出端相连，并与102锁存器输入端相连，101译码器输入端IN[1]的输入信号为校正输入码，IN[2]的输入信号为EN；102锁存器输出端与103高位电流源阵列输入端相连，即102锁存器输出端信号K<1,…,2n>及KB<1,…,2n>分别用于赋予103高位电流源阵列中K<1>,…,K<2n>及KB<1>,…,KB<2n>信号值；103高位电流源阵列输出端OUTN[1]、OUTP[1]、OUTN[2]、OUTP[2]、OUTN[2n-1]、OUTP[2n-1]、OUTN[2n]、OUTP[2n]分别与104高位电流源输出控制逻辑输入端INN[1]、INP[1]、INN[2]、INP[2]、INN[2n-1]、INP[2n-1]、INN[2n]、INP[2n]相连，103高位电流源阵列输出端OUTN与112负载R2上端相连，103高位电流源阵列输出端OUTP与112负载R1上端相连；

104高位电流源输出控制逻辑输出端OUT[1]、OUT[2]分别与105动态误差检测器输入端IN[1]、IN[2]相连，104高位电流源输出控制逻辑输出端Ctrl端与103高位电流源阵列Ctrl<1,…,2n>端相连，104高位电流源输出控制逻辑CLK端的输入信号为CLK1；

105动态误差检测器输出端与106模数转换器输入端IN相连；106模数转换器输出端与107电流源匹配组合控制逻辑输入端相连，106模数转换器CLK端的输入信号为CLK2；107电流源匹配组合控制逻辑输出端与108随机译码器输入端CONTROL相连，107电流源匹配组合控制逻辑CLK端的输入信号为CLK3；108随机译码器IN[1]的输入信号为校正输入码，IN[2]的输入信号为输出端与102锁存器相连，并与101译码器输出端相连。109延时模块输入端为DAC低位输入码，输出端与110锁存器输入端相连；110锁存器输出端与111低位电流源阵列输入端相连。其中，LK<1,…,m>、LKB<1,…,m>信号分别用于控制开关LS<1,3,…,2m-1>、LS<2,4,…,2m>；111低位电流源阵列输出端OUTN与112负载R2上端相连，并与103高位电流源阵列输出端OUTN相连。111低位电流源阵列输出端OUTP与112负载R1上端相连，并与103高位电流源阵列输出端OUTP相连。112负载R1上端与104高位电流源输出控制逻辑输出端OUTP相连，并与111低位电流源阵列输出端OUTP相连。112负载R2上端与104高位电流源输出控制逻辑输出端OUTN相连，并与111低位电流源阵列输出端OUTN相连。R1和R2下端分别与地相连。

进一步，103高位电流源阵列包括电流源阵列MSB<1,…n>、SMSB<1,…,2n>、开关阵列SW<1,..,4n>及S<1,…,8n>。电流源MSB<1>被均分为两部分形成SMSB<1>和SMSB<2>，依次类推，MSB<n>被均分成SMSB<2n-1>和SMSB<2n>。其中开关阵列SW<1>,…,SW<4n>控制信号为开关阵列S<1>,…,S<8n>的控制信号为K<1>,KB<1>,…,K<2n>,KB<2n>。电流源SMSB<1>上端与电源相连，下端与开关SW<1>上端相连，并与开关SW<2>上端相连。开关SW<1>下端与开关S<1>上端相连，并与开关S<2>上端相连，开关SW<1>的控制端输入信号为Ctrl<1>。开关S<1>下端与OUTN[1]相连，开关S<1>的控制端输入信号为K<1>。开关S<2>下端与OUTP[1]相连，开关S<2>的控制端输入信号为KB<1>。开关SW<2>下端与开关S<3>上端相连，并与开关S<4>上端相连，开关SW<2>的控制端输入信号为开关S<3>下端与OUTN相连，开关S<3>的控制端输入信号为K<1>。开关S<4>下端与OUTP相连，开关S<4>的控制端输入信号为KB<1>。依次类推，可以得到SMSB<2>,…,SMSB<2n>的连接方式。

进一步，111低位电流源阵列包括LSB<1,…,m>电流源阵列及LS<1,…,2m>开关阵列，其中，LSB<1>上端与电源相连，下端与开关LS<1>上端相连，并与开关LS<2>上端相连。开关LS<1>下端与OUTN相连，开关LS<1>的控制输入信号为LK<1>。开关LS<2>下端与OUTP相连，开关LS<2>的控制输入信号为LKB<1>。依次类推，可以得到LSB<2>,…,LSB<m>的连接方式。

本发明的显著特点是摆脱了传统DAC中幅值校正算法仅仅校正电流源的幅度误差以及传统动态误差的校正算法经过重组优化后的高位电流源之间的匹配误差依然很大的问题，通过将103高位电流源阵列中电流源进行拆分，增大了电流源重新匹配组合的基数，从而进一步减小了高位电流源的动态误差范围。最后，结合108随机译码器可以进一步降低与输入码相关的谐波失真，提高动态性能。

综上所述，本发明通过高位电流源阵列拆分，而后利用105动态误差检测器检测拆分后的高位电流源的动态误差并通过107电流源匹配组合控制逻辑进行电流源阵列的重新组合，最后结合108随机译码器进行随机译码，显著提高电流舵型DAC的动态性能。

附图说明

图1为本发明中基于电流舵型DAC的动态误差校正技术的结构示意图；

图2为本发明中107电流源匹配组合控制逻辑的工作流程示意图；

图3为本发明中105动态误差检测器的电路图；

图4为本发明中LSB部分电路图。

具体实施方式

结合附图，并以分段式H+L(MSB(Most Siginificant Bit，即最高有效位)为H bit，LSB为L bit)电流舵型DAC为例进一步说明本发明。

该DAC中LSB为1个PMOS管(P型金属-氧化物半导体场效应晶体管)组成的电流源，如图4所示，第一PMOS管PM1栅端接V_BIAS，源端接VDD漏端接V_D。

本实施例由101译码器、102锁存器、103高位电流源阵列、104高位电流源输出控制逻辑、105动态误差检测器、106模数转换器、107电流源匹配组合控制逻辑及108随机译码器组成，如图1所示，其中，101译码器输出端与108随机译码器输出端相连，并与102锁存器输入端相连，101译码器输入端IN[1]的输入信号为校正输入码，IN[2]的输入信号为EN；102锁存器输出端与103高位电流源阵列输入端相连，即102锁存器输出端信号K<1,…,2n>及KB<1,…,2n>分别用于赋予103高位电流源阵列中K<1>,…,K<2n>及KB<1>,…,KB<2n>信号值；103高位电流源阵列输出端OUTN[1]、OUTP[1]、OUTN[2]、OUTP[2]、OUTN[2n-1]、OUTP[2n-1]、OUTN[2n]、OUTP[2n]分别与104高位电流源输出控制逻辑输入端INN[1]、INP[1]、INN[2]、INP[2]、INN[2n-1]、INP[2n-1]、INN[2n]、INP[2n]相连，103高位电流源阵列输出端OUTN与112负载R2上端相连，103高位电流源阵列输出端OUTP与112负载R1上端相连；104高位电流源输出控制逻辑输出端OUT[1]、OUT[2]分别与105动态误差检测器输入端IN[1]、IN[2]相连，104高位电流源输出控制逻辑输出端Ctrl端与103高位电流源阵列Ctrl<1,…,2n>端相连，104高位电流源输出控制逻辑CLK端的输入信号为CLK1；105动态误差检测器输出端与106模数转换器输入端IN相连；106模数转换器输出端与107电流源匹配组合控制逻辑输入端相连，106模数转换器CLK端的输入信号为CLK2；107电流源匹配组合控制逻辑输出端与108随机译码器输入端CONTROL相连，107电流源匹配组合控制逻辑CLK端的输入信号为CLK3；109延时模块输入端为DAC低位输入码，输出端与110锁存器输入端相连；110锁存器输出端与111低位电流源阵列输入端相连。其中，LK<1,…,m>、LKB<1,…,m>信号分别用于控制开关LS<1,3,…,2m-1>、LS<2,4,…,2m>；111低位电流源阵列输出端OUTN与112负载R2上端相连，并与103高位电流源阵列输出端OUTN相连。111低位电流源阵列输出端OUTP与112负载R1上端相连，并与103高位电流源阵列输出端OUTP相连。112负载R1上端与104高位电流源输出控制逻辑输出端OUTP相连，并与111低位电流源阵列输出端OUTP相连。112负载R2上端与104高位电流源输出控制逻辑输出端OUTN相连，并与111低位电流源阵列输出端OUTN相连。R1和R2下端分别与地相连。

103高位电流源阵列包括电流源阵列MSB<1,…n>、SMSB<1,…,2n>、开关阵列SW<1,..,4n>及S<1,…,8n>。电流源MSB<1>被均分为两部分形成SMSB<1>和SMSB<2>，依次类推，MSB<n>被均分成SMSB<2n-1>和SMSB<2n>。其中开关阵列SW<1>,…,SW<4n>控制信号为开关阵列S<1>,…,S<8n>的控制信号为K<1>,KB<1>,…,K<2n>,KB<2n>。电流源SMSB<1>上端与电源相连，下端与开关SW<1>上端相连，并与开关SW<2>上端相连。开关SW<1>下端与开关S<1>上端相连，并与开关S<2>上端相连，开关SW<1>的控制端输入信号为Ctrl<1>。开关S<1>下端与OUTN[1]相连，开关S<1>的控制端输入信号为K<1>。开关S<2>下端与OUTP[1]相连，开关S<2>的控制端输入信号为KB<1>。开关SW<2>下端与开关S<3>上端相连，并与开关S<4>上端相连，开关SW<2>的控制端输入信号为开关S<3>下端与OUTN相连，开关S<3>的控制端输入信号为K<1>。开关S<4>下端与OUTP相连，开关S<4>的控制端输入信号为KB<1>。依次类推，可以得到SMSB<2>,…,SMSB<2n>的连接方式。

111低位电流源阵列包括LSB<1,…,m>电流源阵列及LS<1,…,2m>开关阵列，其中，LSB<1>上端与电源相连，下端与开关LS<1>上端相连，并与开关LS<2>上端相连。开关LS<1>下端与OUTN相连，开关LS<1>的控制输入信号为LK<1>。开关LS<2>下端与OUTP相连，开关LS<2>的控制输入信号为LKB<1>。依次类推，可以得到LSB<2>,…,LSB<m>的连接方式。

具体校正工作流程即原理如下：

图1为本实施例的结构图，其中103高位电流源阵列中的每个电流源MSB相同，均采用2^L个处于饱和区的相同PMOS管并联，电流值为I_MSB。

首先，103高位电流源阵列由2^H-1个电流为I_MSB的电流源单元组成，将每个MSB电流源单元拆为两个相同的单元，其电流值大小均为拆分完成后，共形成2*(2^H-1)个相同的电流值为的电流源单元，从而形成103高位电流源阵列中SMSB电流源阵列。

接着，在使能端EN使能下，校正输入码输入到101译码器中进行译码输出，101译码器输出端信号输入到102锁存器中转换为差分信号K<1,…,2*(2^H-1)>、KB<1,…,2*(2^H-1)>用以控制103高位电流源阵列中开关阵列K<1>,KB<1>,…,K<2*(2^H-1)>,KB<2*(2^H-1)>。并在104高位电流源输出控制逻辑时钟CLK1及信号Ctrl<1,…,2*(2^H-1)>的作用下，将103高位电流源阵列中的第一个SMSB电流源单元即电流源SMSB<1>的电流连接到104高位电流源输出控制逻辑输出端OUT[1]，进而连接到105动态误差检测器的输入端IN[1]作为误差比较的基准值。

然后将103高位电流源阵列中其余SMSB单元即SMSB<2,…,2*(2^H-1)>依次连接到104高位电流源输出控制逻辑输出端OUT[2]，进而连接到105动态误差检测器的输入端IN[2]，依次与基准电流单元SMSB<1>进行比较，检测出剩余2*(2^H-1)-1(即SMSB<2,…,2*(2^H-1)>)个电流源单元与基准的相对误差值。在106模数转换器的作用下，所有经105动态误差检测器检测出的相对误差值被量化为数字码，并将该数字码存储在107电流源匹配组合控制逻辑的寄存器中。

最后，在107电流源匹配组合控制逻辑的作用下，并以两两误差和最小的原则将103高位电流源阵列中2*(2^H-1)个电流源SMSB<1,…,2*(2^H-1)>两两组合，形成2^H-1个电流值为I_MSB的电流源。此时，经过将103高位电流源阵列中2^H-1个电流值为I_MSB的电流源MSB<1,…,2^H-1>拆分为2*(2^H-1)个电流值为的电流源，并根据其动态误差重新组合形成2^H-1个电流值为I_MSB的电流源后，组合后的2^H-1个电流值为I_MSB的电流源之间的动态误差匹配程度得以大幅度提升，通过108随机译码器，将与输入相关的谐波降低，从而可以较大幅度的提高电流舵DAC的动态性能。

107电流源匹配组合控制逻辑的具体流程如图2所示，包括以下步骤：

步骤201，将所有存储在107电流源匹配组合控制逻辑寄存器中2*(2^H-1)个电流值为1/2*IMSB的电流源相对动态误差，记为E1，E2，…,E2*(2^H-1)。具体的，根据105动态误差检测器检测出的相对误差值，106模数转换器将其转换为数字码存储在107电流源匹配组合控制逻辑寄存器中。每个误差值E为矢量，由I分量和Q分量组成。

步骤202，根据E＝I²+Q²选出具有最大误差值的电流源，序号记为R。

步骤203，根据(E_R+E_S)²＝(I_R+I_S)²+(Q_R+Q_S)²最小原则找出电流源S，使得R与S匹配形成一个MSB单元。

步骤204，在所有未做匹配的电流源序列中，将序列号R、S排除。

步骤205，判断是否所有电流源完成匹配组合；是，则进行步骤206。否，则进行步骤202。

步骤206，匹配组合结束，根据寄存器存储的匹配数据，在108随机译码器控制端CONTROL的控制下，译码输出将根据匹配的结果对高位输入码进行译码，产生DAC输出，校正算法结束。

在整个校正过程完成后，由于MSB根据动态误差的相对大小拆分重新组合，使得电流舵DAC在高速高精度时会降低时钟抖动、开关延时、开关失配、输出信号占空比等动态误差的影响，在此基础上利用随机译码降低与输入码相关的谐波失真。因此，在该校正算法下，高速高精度电流舵DAC的动态性能会有显著提高。

图3为105动态误差检测器的具体结构，器件连接如下：I_ref单元正端连接第一电容C1左端，并与第二电流源I₂及第二电阻R2正端相连。I_ref单元负端连接第二电容C2左端，并与第一电流源I₁及第一电阻R1正端相连。I_i单元正端连接第一电容C1左端，并与第二电流源I₂及第二电阻R2正端相连。I_i单元负端连接第二电容C2左端，并与第一电流源I₁及第一电阻R1正端相连。第一电容C1右端端连接第一NMOS管NM1和第二NMOS管NM2的漏端，可将I_i与I_ref的交流成分耦合到第一NMOS管NM1和第二NMOS管NM2的漏端。第二电容C2右端连接第三NMOS管和第四NMOS管的漏极，可将I_i与I_ref的交流成分耦合到第三NMOS管和第四NMOS管的漏极。第一电流源I₁正端与第一电阻R1的正端都连接到第一电容C1的左端，第一电流源I₁负端与第一电阻R1的负端都与地电位相连。第二电流源I₂正端与第二电阻R2的正端都连接到第二电容C2的左端，第二电流源I₂负端与第二电阻R2的负端都与地电位相连。其中，第一电流源I₁和第二电流源I₂用于分走一部分直流电流，从而降低第一电阻R1上的压降，从而留有更多的电压裕度。第一电阻R1和第二电阻R2用于提高小信号增益，进而提高误差检测器的精度。第一NMOS管NM1漏端和第二NMOS管NM2漏端都连接到第一电容C1的右端，第一NMOS管NM1的栅极和第四NMOS管NM4的栅极都连接到LO的负端。第一NMOS管NM1和第二NMOS管NM2的源极都连接到OTA的正输入端。第二NMOS管NM2的栅极和第三NMOS管NM3的栅极都连接到LO的正输入端。第三NMOS管NM3的漏极和第四NMOS管NM4的漏极都连接到第二电容C2的右端。第三NMOS管NM3的源极和第四NMOS管NM4的源极都连接到OTA的负输入端。其中，第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3和第四NMOS管NM4形成无源混频器，可将通过第一电容C1和第二电容C2耦合过来的误差交流信号转换为一部分低频信号，一部分中高频信号。其中，低频信号幅值占主要部分，中高频幅值占次要部分。第三电容C3左端连接到OTA正输入端，右端端连接到OTA负输出端。第四电容C4左端连接到OTA负输入端，右端连接到OTA的正输出端。第三电阻R3左端连接到OTA的正输入端，右端连接到OTA的负输出端。第四电阻R4左端连接到OTA负输入端，右端连接到OTA的正输出端。OTA正输入端连接到第一NMOS管NM1和第二NMOS管NM2的源端。OTA负输入端连接到第三NMOS管NM3和第四NMOS管NM4的源极。其中，第三电容C3、第四电容C4、第三电阻R3、第四电阻R4和OTA形成有源滤波器，将经无源混频器形成的小信号中的较高频成分滤除，留下主要的低频成分。

综上所述，本发明采用的动态误差校正方案利用高位电流源的拆分，进而根据其动态误差最小的原则使得拆分后的电流源重组，从而有效地提高了高位电流源的匹配精度，最后结合随机译码器进一步降低谐波失真，使得电流舵型DAC在高速高精度下动态性能得到显著改善。