触发器的制作方法

本发明实施例是有关于一种能容忍偏斜的触发器。

背景技术：

大多数数字电路使用决定所述电路的功能单元的运行速率的一个或多个时钟信号来确保所述功能单元之间恰当地通信。使用此种时钟信号的电路通常被称为同步电路。时钟信号到达同步电路的不同点处的时间差被称为时钟偏斜(clockskew)。为了使同步电路正确地发挥功能，时钟偏斜必须维持在可接受的水平。作为另外一种选择，可使用不管时钟偏斜如何仍能运行的电路组件(即，能容忍偏斜的电路组件)来解决时钟偏斜的问题。

技术实现要素：

本发明实施例提出一种触发器。所述触发器特征在于包括主锁存器，从锁存器，以及电路系统。主锁存器用以接收数据信号及扫描输入信号。从锁存器耦合至所述主锁存器，所述主锁存器基于由所述主锁存器接收的扫描使能信号向所述从锁存器选择性地提供所述数据信号或所述扫描输入信号中的一者。电路系统用以接收所述扫描使能信号并基于输入时钟信号及所述扫描使能信号中的一者或两者而产生多个时钟信号，所述时钟信号包括(i)被提供至所述主锁存器的第一时钟信号，及(ii)被提供至所述从锁存器的第二时钟信号，其中当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号不包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁，且其中当所述扫描使能信号具有不同于所述第一逻辑电平的第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。

附图说明

通过参照附图阅读以下详细说明，能最好地理解本发明实施例的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘示。实际上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a绘示根据某些实施例，能容忍偏斜的、可扫描的主-从触发器的方块图。

图1b至图1d绘示根据某些实施例，在图1a所示的能容忍偏斜的触发器中使用的时钟信号的相位图。

图2a是根据某些实施例，绘示能容忍偏斜的触发器的示例性主-从锁存器配置的细节的电路图。

图2b至图2d绘示根据某些实施例，在图2a所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图3a绘示根据某些实施例，示例性能容忍偏斜的触发器的电路图。

图3b至图3d绘示根据某些实施例，在图3a所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图4a绘示根据某些实施例，示例性能容忍偏斜的触发器的电路图。

图4b至图4d绘示根据某些实施例，在图4a所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图5a绘示根据某些实施例，示例性能容忍偏斜的触发器的电路图。

图5b至图5d绘示根据某些实施例，在图5a所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图6是绘示根据某些实施例，一种向具有主锁存器及从锁存器的触发器提供时钟信号的方法的示例性步骤的流程图。

[符号的说明]

100：主-从触发器/触发器

102：主锁存器

104：数据信号

106：扫描输入信号

108：从锁存器

110：输出节点/输出

112：计时电路系统

114：扫描使能信号

116：输入时钟信号

118：输出节点

120：第一时钟信号/时钟信号

122：第二时钟信号/时钟信号

132：边沿跃迁

134：边沿跃迁

136：边沿跃迁

142：边沿跃迁

144：边沿跃迁

146：边沿跃迁

152：边沿跃迁

154：边沿跃迁

156：边沿跃迁

200：触发器

202：主锁存器

204：从锁存器

206：反相器

208：反相器

210：时钟延迟缓冲器

212：与逻辑门

214：或非逻辑门/或非门

216：反相器

250：电路系统

300：触发器

302：主锁存器

304：从锁存器

306：反相器

308：反相器

310：时钟延迟缓冲器

312：反相器

314：反相器

316：与逻辑门

318：或非逻辑门

320：或逻辑门

322：与非逻辑门

350：电路系统/电路

400：触发器

402：主锁存器

404：从锁存器

406：第一反相器

408：第二反相器

410：时钟延迟缓冲器

412：与非逻辑门

414：与逻辑门/与门

416：或非逻辑门

418：第三反相器/反相器

420：第四反相器/反相器

450：电路系统/电路

500：触发器

502：主锁存器

504：从锁存器

506：第一反相器

508：第二反相器

510：与非逻辑门

512：时钟延迟缓冲器

514：第三反相器

516：第四反相器

518：第五反相器

550：电路系统/电路

602、604、606、608、610：步骤

clkb：第二时钟信号

clkb_m：第一时钟信号

clkb_s：时钟信号

clkbb：第二时钟信号

clkbb_m：第一时钟信号

clkbb_s：时钟信号

cp：输入时钟信号

d：数据信号

se：扫描使能信号

sen：扫描使能信号的反相型式

si：扫描输入信号

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

图1a绘示根据某些实施例，能容忍偏斜的、可扫描的主-从触发器100的方块图。触发器100包括主锁存器102及从锁存器108。主锁存器102包括用以接收数据信号104的输入节点。在实例中，数据信号104通过时序电路的组合逻辑而传播至触发器100。主锁存器102还用以接收第一时钟信号120。第一时钟信号120由计时电路系统112提供并基于由计时电路系统112接收的输入时钟信号116。以下进一步详细地阐述计时电路系统112的运行。

主锁存器102还用以接收扫描输入信号106及扫描使能(scanenable，se)信号114。当扫描使能信号114具有第一逻辑电平时(例如，当扫描使能信号是非现用的或低的时)，主锁存器102将数据信号104传递至其输出节点110。相反，当扫描使能信号114具有第二逻辑电平时(例如，当扫描使能信号是现用的或高的时)，主锁存器102将扫描输入信号106传递至输出节点110。将扫描使能信号114设置为第二逻辑电平用来实作触发器100的扫描测试模式。在所述扫描测试模式中，将数据的一种或多种测试图案写入通常排列成扫描链(scanchain)的多个触发器，例如图1a所示的触发器100，然后读出所述测试图案以测试触发器的数据存储功能。

图1a所示的能容忍偏斜的、可扫描的主-从触发器100还包括从锁存器108，从锁存器108用以接收主锁存器102的输出110。如上所述，主锁存器102基于由主锁存器102接收的扫描使能信号114向从锁存器108选择性地提供数据信号104或扫描输入信号106中的一者。因此，在实例中，根据扫描使能信号114而定，将功能数据或扫描数据自主锁存器102锁存至从锁存器108。从锁存器108还用以接收第二时钟信号122，第二时钟信号122由计时电路系统112提供且是基于输入时钟信号116。触发器100的输出节点118包括在从锁存器108上且用以自触发器100读出数据。在实例中，触发器100包括提供数据存储(例如，存储一位数据)的存储单元。

在示例性实施例中，当输入时钟信号116为低时，主锁存器102是透明的(例如，准备好对数据值进行取样及存储)且从锁存器108是不透明的(例如，不进行取样而是保持先前所取样的数据值)。在此实施例中，当输入时钟信号116变高时，主锁存器102变得不透明，且从锁存器108变得透明以实现正边沿触发行为。作为另外一种选择，在另一示例性实施例中，当输入时钟信号116为高时，主锁存器102是透明的且从锁存器108是不透明的。在此实施例中，当输入时钟信号116变低时，主锁存器102变得不透明，且从锁存器108变得透明以实现负边沿触发行为。因此，触发器100可为正边沿触发触发器或负边沿触发触发器。以下参照图2a至图5d阐述的方法可类似地用以实作正边沿触发触发器及负边沿触发触发器二者。

在传统能容忍偏斜的触发器中，偏斜容忍是通过与由从锁存器接收的时钟信号相比对由主锁存器接收的时钟信号在时间上进行延迟而产生的。具体来说，在传统能容忍偏斜的触发器中，主时钟信号相对于从时钟信号被延迟，而不管触发器是以功能模式(例如，当扫描使能信号为低时)还是扫描测试模式(例如，当扫描使能信号为高时)运行。换句话说，在传统能容忍偏斜的触发器中，主时钟信号始终相对于从时钟信号被延迟。在功能模式及扫描测试模式两者中相对于从时钟来延迟主时钟的结果是在扫描路径上产生保持时间违规(holdtimeviolation)(例如，在扫描测试模式中由具有交叠的相位的时钟来驱动主锁存器及从锁存器而导致的保持时间违规)。为补救传统系统中的此种保持时间违规，向扫描路径中添加额外的电路系统(例如，保持固定开销(holdfixingoverhead)，其可例如包括一个或多个反相器)。添加至扫描路径的电路系统一般会消耗大量的面积且耗散大量的功率。此面积开销和功率耗散是不可取的，且在例如同一扫描路径上的两个相邻触发器在物理上彼此靠近时尤其明显。

与上述传统能容忍偏斜的触发器相比，图1a所示的能容忍偏斜的触发器100(在本文中阐述其实施例)实作一种根据扫描使能信号114的状态(例如，逻辑电平)而变化的对主锁存器102及从锁存器108进行计时的方法。换句话说，在触发器100的功能模式及扫描测试模式中使用不同的计时方法。通过根据扫描使能信号114来使用不同的计时方法，(i)在功能模式中，主时钟信号相对于从时钟信号被延迟，且(ii)在扫描测试模式中，主锁存器102及从锁存器108由具有不交叠的或实质上不交叠的时钟相位的时钟驱动，因此会消除或减少传统系统中存在的在扫描路径上的保持时间违规。随着扫描路径上的保持时间违规被消除或减少，对扫描路径上的保持固定开销的需要便得到消除或减少。因此，在本文中所述的触发器中，减少了与传统能容忍偏斜的触发器(如上所述)所需的保持固定开销相关联的不可取的面积开销和功率耗散。

本文中所提及的“不交叠的时钟相位”是(i)在任意时间均不具有相同逻辑电平值且(ii)不具有在不同时间发生的边沿跃迁的时钟相位。因此，在不交叠的时钟相位中，当第一时钟相位具有第一逻辑电平值(例如，“1”)时，第二时钟相位具有不同于第一逻辑电平值的第二逻辑电平值(例如，“0”)。此外，当第一时钟相位自第一逻辑电平值跃迁至第二逻辑电平值时，第二时钟相位自第二逻辑电平值跃迁至第一逻辑电平值。在不交叠的时钟相位中，所有此种跃迁均同时发生。在以下阐述的图4c及图4d中说明不交叠的时钟相位。

本文中所提及的“实质上不交叠的时钟相位”不同于不交叠的时钟相位。实质上不交叠的时钟相位包括(i)对于这两个时钟相位而言同时发生的某些边沿跃迁、以及(ii)不同时发生的其他边沿跃迁。与不交叠的时钟相位相比，由于某些边沿跃迁不同时发生，因此实质上不交叠的时钟相位有时具有相同的逻辑电平值。在以下阐述的图1c及图1d中说明实质上不交叠的时钟相位。在比较图1c及图1d所示的时钟相位时，可以看到某些边沿跃迁同时发生(例如，边沿跃迁142与152同时发生)，而其他边沿跃迁不同时发生(例如，边沿跃迁144与边沿跃迁154相比经过延迟)。

再次参照图1a，在功能性模式中(例如，当扫描使能信号114是非现用的或低的时)，到达主锁存器102的时钟信号120与到达从锁存器108的时钟信号122相比在时间上经过延迟。在功能模式中，由于时钟信号120的延迟，时钟信号120不包括与时钟信号122的边沿跃迁同时发生的边沿跃迁。相比来说，在扫描测试模式中(例如，当扫描使能信号114是现用的或高的时)，到达主锁存器的时钟信号120与到达从锁存器108的时钟信号122具有不交叠的或实质上不交叠的时钟相位。在扫描测试模式中，时钟信号120包括与时钟信号122的边沿跃迁同时发生的边沿跃迁。

为说明根据扫描使能信号114的状态而在触发器100中使用的不同计时方法，参照图1b至图1d。这些图绘示根据某些实施例，在图1a所示的能容忍偏斜的触发器100中使用的时钟信号的相位图。图1b绘示在功能模式中由主锁存器102接收的时钟信号的相位图，图1c绘示在扫描测试模式中由主锁存器102接收的时钟信号的相位图，且图1d绘示由从锁存器108接收的时钟信号的相位图，而不管模式是功能模式还是扫描测试模式。

在功能模式中，主锁存器102接收包括边沿跃迁132、134及136的时钟信号120，如图1b所示。如上所述，边沿跃迁致使主锁存器102在为透明的与不透明的(即，阻挡)之间切换。在功能模式中，从锁存器108接收包括边沿跃迁152、154及156的时钟信号122，如图1d所示。在比较图1b及图1d所示的相位图时，可以看到到达主锁存器102的时钟信号120相对于到达从锁存器108的时钟信号122经过延迟。举例来说，时钟信号120的边沿跃迁132相对于时钟信号122的边沿跃迁152经过延迟；边沿跃迁134相对于边沿跃迁154经过延迟；等等。由于边沿跃迁132、134及136分别与边沿跃迁152、154及156相比在时间上经过延迟，因此时钟信号120不包括与时钟信号122的边沿跃迁同时发生的边沿跃迁。

在此实例中，时钟信号120的正边沿跃迁与时钟信号122的负边沿跃迁相比在时间上经过延迟，且相反地，时钟信号120的负边沿跃迁与时钟信号122的正边沿跃迁相比在时间上经过延迟。因此，举例来说，如果时钟信号122的边沿跃迁152是负边沿跃迁，那么相对于边沿跃迁152经过延迟的时钟信号120的边沿跃迁132是正边沿跃迁。相反，如果时钟信号122的边沿跃迁152是正边沿跃迁，那么时钟信号120的边沿跃迁132是负边沿跃迁。此种边沿跃迁使主锁存器102及从锁存器108以图中所示的方式成为透明的及不透明的。

在扫描测试模式中，主锁存器102接收包括边沿跃迁142、144及146的时钟信号120，如图1c所示。在扫描测试模式中，从锁存器108接收包括边沿跃迁152、154及156的时钟信号122，如图1d所示。在比较图1c及图1d所示的相位图时，可以看到主锁存器102及从锁存器108如上所述由具有实质上不交叠的时钟相位的时钟驱动。由于锁存器102及108以此种方式由实质上不交叠的时钟相位驱动，因此时钟信号120包括与时钟信号122的边沿跃迁同时发生的边沿跃迁。举例来说，时钟信号120的边沿跃迁142与时钟信号122的边沿跃迁152同时发生。类似地，边沿跃迁146与时钟信号122的边沿跃迁156同时发生。在实质上不交叠的时钟相位中，如上所述，并不是所有的边沿跃迁均同时发生(例如，边沿跃迁144与边沿跃迁154相比经过延迟)。

在此实例中，时钟信号120的正边沿跃迁与时钟信号122的负边沿跃迁同时发生，且相反地，时钟信号120的负边沿跃迁与时钟信号122的正边沿跃迁同时发生。因此，举例来说，如果时钟信号122的边沿跃迁152是负边沿跃迁，那么与边沿跃迁152同时发生的时钟信号120的边沿跃迁142是正边沿跃迁。相反，如果时钟信号122的边沿跃迁152是正边沿跃迁，那么时钟信号120的边沿跃迁142是负边沿跃迁。此种边沿跃迁使主锁存器102及从锁存器108以图中所示的方式成为透明的及不透明的。

再次参照图1a，分别被提供至主锁存器102及从锁存器108的时钟信号120及122是由计时电路系统112产生。如以下参照计时电路系统112的实施例所进一步详细阐释，计时电路系统112用以接收输入时钟信号116及扫描使能信号114，并基于输入时钟信号116及扫描使能信号114中的一者或两者来产生时钟信号120及122。在实例中，计时电路系统112包括第一逻辑门，所述第一逻辑门用以(i)接收扫描使能信号114或扫描使能信号114的反相型式，及(ii)产生基于扫描使能信号114或扫描使能信号114的反相型式的逻辑电平而变化的输出。在此实例中，计时电路系统112还包括第二逻辑门，所述第二逻辑门用以基于所述第一逻辑门的输出而产生时钟信号120及/或时钟信号122。以下参照图2a至图5d阐述包括此种逻辑门的计时电路系统112的示例性实施例。

图2a是根据某些实施例，绘示能容忍偏斜的触发器200的示例性主-从锁存器配置的细节的电路图。能容忍偏斜的触发器200包括用以接收数据信号(在图2a中被标记为“d”)及扫描输入信号(被标记为“si”)的主锁存器202。触发器200还包括耦合至主锁存器202的从锁存器204。主锁存器202用以基于由主锁存器202接收的扫描使能信号(被标记为“se”)向从锁存器204选择性地提供数据信号或扫描输入信号中的一者。主锁存器202也接收扫描使能信号的反相型式(被标记为“sen”)。

在图2a所示的实例中，主锁存器202包括多个nmos晶体管及pmos晶体管以及反相器。主锁存器202的晶体管与反相器以图中绘示的配置耦合在一起，以实现以上参照图1a所述的主锁存器102的功能性。图2a所示的从锁存器204类似地包括多个nmos晶体管及pmos晶体管以及多个反相器。从锁存器204的晶体管与反相器以图中绘示的配置耦合在一起，以实现以上参照图1a所述的从锁存器108的功能性。图2a所示的主锁存器202及从锁存器204仅为实例，且可以所属领域中的普通技术人员已知的各种其他方式实作主锁存器及从锁存器。

图2a所示的触发器200还包括电路系统250，电路系统250用以接收扫描使能信号并基于输入时钟信号(在图2a中被标记为“cp”)及扫描使能信号中的一者或两者而产生多个时钟信号。由电路系统250产生的时钟信号包括(i)被提供至主锁存器202的第一时钟信号(被标记为“clkb_m”及“clkbb_m”)，及(ii)被提供至从锁存器204的第二时钟信号(被标记为“clkb”及“clkbb”)。如图中所示，clkbb_m是clkb_m的反相型式，且clkbb是clkb的反相型式。

在图2a中，被提供至主锁存器202的clkb_m及clkbb_m时钟信号根据扫描使能信号的逻辑电平而变化。因此，举例来说，在扫描测试模式中(例如，扫描使能信号为高)，clkb_m及clkbb_m时钟信号呈现出第一特性(例如，相位、定时)，而在功能模式中(例如，扫描使能信号为低)，clkb_m及clkbb_m时钟信号呈现出不同的第二特性。在比较以下阐述的图2b及图2c时，可以看到clkb_m及clkbb_m时钟信号在这两种模式中的不同特性。相比之下，在此实例中，被提供至从锁存器204的时钟信号clkb及clkbb不基于扫描使能信号的逻辑电平而变化。

电路系统250包括与逻辑门212，与逻辑门212用以接收输入时钟信号及扫描使能信号。与逻辑门212基于输入时钟信号与扫描使能信号的逻辑组合而产生第一输出。电路系统250还包括时钟延迟缓冲器210，时钟延迟缓冲器210包括多个串联连接的反相器。所述串联连接的反相器可被称为“时钟链”。时钟延迟缓冲器210用以接收clkbb信号(即，被提供至从锁存器204的第二时钟信号中的一者)并产生第二输出，所述第二输出是clkbb信号的延迟型式。对clkbb信号的延迟是通过时钟延迟缓冲器210的串联耦合的反相器实现的，每一个时钟延迟缓冲器210在信号传播通过反相器时对所述信号赋予一定量的延迟。在图2a、图3a、图4a及图5a中绘示的时钟延迟缓冲器(分别具有参考编号210、310、410及512)仅为实例，且在本文所述的方法中使用的时钟延迟缓冲器可包括任意数目的串联耦合的反相器。因此，举例来说，虽然图2a所示的时钟延迟缓冲器210使用四个串联耦合的反相器，但在其他实例中，图2a所示的实例可利用具有不同数目的(例如，2个、8个等)串联耦合的反相器的时钟延迟缓冲器。其他形成时钟延迟缓冲器210的方式也处于本发明实施例的范围内。

电路系统250还包括或非逻辑门214，或非逻辑门214用以接收第一输出及第二输出，并基于所述第一输出与所述第二输出的逻辑组合而产生第三输出。如图所示，被提供至主锁存器202的第一时钟信号clkb_m及clkbb_m是基于由或非逻辑门214产生的第三输出。具体来说，clkb_m时钟信号是或非逻辑门214的第三输出，且clkbb_m时钟信号是由反相器216产生的clkb_m信号的反相型式。

电路系统250还包括反相器206，反相器206用以接收输入时钟信号并产生第四输出，所述第四输出是所述输入时钟信号的反相型式。反相器208串联耦合至反相器206，且用以接收第四输出。反相器208产生作为第四输出的反相型式的第五输出。如图所示，被提供至从锁存器204的第二时钟信号clkb及clkbb是分别基于第四输出及第五输出。具体来说，clkb时钟信号是由反相器206产生的第四输出，且clkbb时钟信号是由反相器208产生的第五输出。

在图2a中，当扫描使能信号具有逻辑电平低值时，与逻辑门212输出逻辑电平低值，所述逻辑电平低值由或非门214接收。当自与逻辑门212接收到此逻辑电平低值时，或非逻辑门214充当反相器且因此产生由时钟延迟缓冲器210产生的第二输出的反相型式。由时钟延迟缓冲器210产生的第二输出是clkbb时钟信号的延迟型式。因此，被提供至主锁存器202的clkbb_m时钟信号是clkbb时钟信号的延迟型式，且被提供至主锁存器202的clkb_m时钟信号是clkbb时钟信号的反相、延迟型式。当扫描使能信号具有逻辑电平低值时，被提供至主锁存器202的clkb_m信号及clkbb_m信号分别相对于被提供至从锁存器204的clkb信号及clkb_m信号在时间上经过延迟。

为说明当扫描使能信号具有逻辑电平低值时，被提供至主锁存器202的时钟信号相对于被提供至从锁存器204的时钟信号的延迟，参照图2b及图2d。图2b绘示当扫描使能信号具有逻辑电平低值时被提供至主锁存器202的时钟信号的相位图，且图2d绘示被提供至从锁存器204的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。在实例中，与图2b所示相位图相关联的时钟信号是clkb_m信号及clkbb_m信号，且与图2d所示相位图相关联的时钟信号是clkb信号及clkbb信号。

在比较图2b及图2d所示的相位图时，可以看到到达主锁存器202的时钟信号(如在图2b中所表示)相对于到达从锁存器204的时钟信号(如在图2d中所表示)经过延迟。如图所示，到达主锁存器202的时钟信号的边沿跃迁相对于到达从锁存器204的时钟信号的边沿跃迁经过延迟。由于由主锁存器202接收的边沿跃迁相对于由从锁存器204接收的边沿跃迁在时间上经过延迟，因此由主锁存器202接收的时钟信号不包括与由从锁存器204接收的时钟信号的边沿跃迁同时发生的边沿跃迁。

再次参照图2a所示的实例，当扫描使能信号具有逻辑电平高值时，与逻辑门212将输入时钟信号(在图中被标记为“cp”)传递至或非逻辑门214。当扫描使能信号具有逻辑电平高值时，或非逻辑门214因此接收(i)第一输入节点处的输入时钟信号，及(ii)第二输入节点处由时钟延迟缓冲器210产生的第二输出。由时钟延迟缓冲器210产生的第二输出是clkbb时钟信号的延迟型式。因此，当扫描使能信号具有逻辑电平高值时，被提供至主锁存器202的clkb_m时钟信号是输入时钟信号与clkbb时钟信号的延迟型式的逻辑或非。clkbb_m时钟信号是clkb_m时钟信号的反相型式。以此种方式产生clkb_m时钟信号及clkbb_m时钟信号使得被提供至主锁存器202的时钟信号与被提供至从锁存器204的时钟信号具有实质上不交叠的相位。

为说明在扫描使能信号具有逻辑电平高值时产生具有实质上不交叠的相位的主锁存器时钟信号及从锁存器时钟信号，参照图2c及图2d。图2c绘示当扫描使能信号具有逻辑电平高值时被提供至主锁存器202的时钟信号的相位图。如上所述，图2d绘示被提供至从锁存器204的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。在实例中，与图2c所示相位图相关联的时钟信号是clkb_m信号及clkbb_m信号，且与图2d所示相位图相关联的时钟信号是clkb信号及clkbb信号。

在比较图2c及图2d所示的相位图时，可以看到主锁存器202及从锁存器204被具有实质上不交叠的时钟相位的时钟驱动。由于锁存器202及204以此种方式由实质上不交叠的时钟相位驱动，因此被提供至主锁存器202的时钟信号包括与被提供至从锁存器204的时钟信号的边沿跃迁同时发生的边沿跃迁。

尽管图2a所示的实例实作一种正边沿触发触发器，但本发明实施例并不仅限于正边沿触发触发器。因此，以上在图2a中阐述的教示内容及方法可用于实作负边沿触发触发器。类似地，以下参照图3a至图5d阐述的实施例实作正边沿触发触发器，但这些图(以下阐述)的教示内容及方法可用于实作负边沿触发触发器。

图3a绘示根据某些实施例，示例性能容忍偏斜的触发器300的电路图。能容忍偏斜的触发器300包括主锁存器302及耦合至主锁存器302的从锁存器304。主锁存器302与图2a所示的主锁存器202相同，且主锁存器302与主锁存器202接收相同的信号。从锁存器304与图2a所示的从锁存器204相同，但从锁存器304与从锁存器204接收不同的信号。具体来说，如以下所述，图3a所示的从锁存器304接收时钟信号“clkb_s”及“clkbb_s”，而图2a所示的从锁存器204接收时钟信号“clkb”及“clkbb”。

图3a所示的触发器300还包括电路系统350，电路系统350用以接收扫描使能信号并基于输入时钟信号(在图3a中被标记为“cp”)及扫描使能信号中的一者或两者而产生多个时钟信号。由电路系统350产生的时钟信号包括(i)被提供至主锁存器302的第一时钟信号(被标记为“clkb_m”及“clkbb_m”)，及(ii)被提供至从锁存器304的第二时钟信号(被标记为“clkb_s”及“clkbb_s”)。如图中所示，clkbb_m是由反相器314产生的clkb_m的反相型式。在电路系统350中，反相器306使输入时钟信号反相以产生信号clkb，且反相器308使信号clkb反相以产生信号clkbb。

在图3a中，被提供至从锁存器304的clkb_s时钟信号及clkbb_s时钟信号基于扫描使能信号的逻辑电平而变化。因此，举例来说，在扫描测试模式中(例如，扫描使能信号为高)，clkb_s及clkbb_s时钟信号呈现出第一特性(例如，相位、定时)，而在功能模式中(例如，扫描使能信号为低)，clkb_s及clkbb_s时钟信号呈现出不同的第二特性。在比较以下阐述的图3c及图3d时，可以看到clkb_s及clkbb_s时钟信号在这两种模式中的不同特性。相比之下，在此实例中，提供至主锁存器302的时钟信号clkb_m及clkbb_m不基于扫描使能信号的逻辑电平而变化。

电路系统350包括时钟延迟缓冲器310，时钟延迟缓冲器310包括多个串联连接的反相器且用以接收clkbb信号并产生clkbb信号的延迟型式。其他形成时钟延迟缓冲器310的方式(例如，不包括多个串联连接的反相器)也处于本发明实施例的范围内。clkbb信号的延迟型式通过反相器312被反相以产生clkb_m信号。电路系统350还包括与逻辑门316，与逻辑门316用以接收clkb_m信号及扫描使能信号。与逻辑门316基于clkb_m信号与扫描使能信号的逻辑组合而产生第一输出。如自电路图显而易见，clkb_m信号包括已经过反相的输入时钟信号的延迟型式。或非逻辑门318用以接收第一输出及clkb信号，所述clkb信号是输入时钟信号的反相型式。或非逻辑门318基于第一输出与clkb信号的逻辑组合而产生第二输出。被提供至从锁存器304的clkbb_s时钟信号与或非逻辑门318的第二输出相等。

电路系统350还包括或逻辑门320，或逻辑门320用以接收clkbb_m信号及扫描使能信号的反相型式(“sen”)。或逻辑门320基于clkbb_m信号与扫描使能信号的反相型式的逻辑组合而产生第三输出。如自电路图显而易见，clkbb_m信号包括输入时钟信号的延迟型式。与非逻辑门322用以接收(i)第三输出，及(ii)clkbb信号。与非逻辑门322基于第三输出与clkbb信号的逻辑组合而产生第四输出。被提供至从锁存器304的clkb_s时钟信号相等于与非逻辑门322的第四输出。

在图3a中，当扫描使能信号具有逻辑电平低值时，与逻辑门316输出逻辑电平低值，所述逻辑电平低值由或非逻辑门318接收。当自与逻辑门316接收到此逻辑电平低值时，或非逻辑门318充当反相器且因此产生由反相器306产生的clkb信号的反相型式。此外，当扫描使能信号具有逻辑电平低值时，或逻辑门320输出逻辑电平高值，所述逻辑电平高值由与非逻辑门322接收。当自或逻辑门320接收到此逻辑电平高值时，与非逻辑门322充当反相器且因此产生由反相器308产生的clkbb信号的反相型式。因此，当扫描使能信号具有逻辑电平低值时，被提供至从锁存器304的clkb_s信号及clkbb_s信号仅分别为clkbb信号及clkb信号的反相型式。如在电路图中所示，clkbb信号及clkb信号是基于输入时钟信号cp。

当扫描使能信号具有逻辑电平高值时，与逻辑门316将clkb_m时钟信号传递至或非逻辑门318。当扫描使能信号具有逻辑电平高值时，或非逻辑门318因此接收(i)第一输入节点处的clkb信号，及(ii)第二输入节点处的clkb_m信号。clkb_m时钟信号是已经过反相的输入时钟信号的延迟型式。因此，当扫描使能信号具有逻辑电平高值时，被提供至从锁存器304的clkbb_s时钟信号是clkb信号与已经过反相的输入时钟信号的延迟型式(即，clkb_m信号)的逻辑或非。此外，当扫描使能信号具有逻辑电平高值时，或逻辑门320将clkbb_m时钟信号传递至与非逻辑门322。当扫描使能信号具有逻辑电平高值时，与非逻辑门322因此接收(i)第一输入节点处的clkbb信号，及(ii)第二输入节点处的clkbb_m信号。clkbb_m时钟信号是输入时钟信号的延迟型式。因此，当扫描使能信号具有逻辑电平高值时，被提供至从锁存器304的clkb_s时钟信号是clkbb信号与输入时钟信号的延迟型式(即，clkbb_m信号)的逻辑与非。以此种方式产生clkbb_s时钟信号及clkb_s时钟信号会使被提供至主锁存器302的时钟信号与被提供至从锁存器304的时钟信号具有实质上不交叠的相位。

为说明在扫描使能信号具有逻辑电平高值时产生具有实质上不交叠的相位的主锁存器时钟信号及从锁存器时钟信号，参照图3b及图3c。图3b绘示被提供至主锁存器302的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。图3c绘示当扫描使能信号具有逻辑电平高值时被提供至从锁存器304的时钟信号的相位图。在实例中，与图3b所示相位图相关联的时钟信号是clkb_m信号及clkbb_m信号，且与图3c所示相位图相关联的时钟信号是clkb_s信号及clkbb_s信号。在比较图3b及图3c所示的相位图时，可以看到主锁存器302及从锁存器304被具有实质上不交叠的时钟相位的时钟驱动。由于锁存器302及304以此种方式由实质上不交叠的时钟相位驱动，因此被提供至主锁存器302的时钟信号包括与被提供至从锁存器304的时钟信号的边沿跃迁同时发生的边沿跃迁。

图3d绘示当扫描使能信号具有逻辑电平低值时被提供至从锁存器304的时钟信号的相位图。与图3d所示的相位图相关联的时钟信号是clkb_s信号及clkbb_s信号。如上所述，当扫描使能信号具有逻辑电平低值时，被提供至从锁存器304的clkb_s信号及clkbb_s信号仅分别为clkbb信号及clkb信号的反相型式，且clkbb信号及clkb信号是基于输入时钟信号，如图3a所示的电路图中所示。在比较图3b及图3d所示的相位图时，可以看到到达主锁存器302的时钟信号(如在图3b中所表示)相对于到达从锁存器304的时钟信号(如在图3d中所表示)经过延迟。如图所示，到达主锁存器302的时钟信号的边沿跃迁相对于到达从锁存器304的时钟信号的边沿跃迁经过延迟。

图4a是绘示根据某些实施例，能容忍偏斜的触发器400的示例性主-从锁存器配置的细节的电路图。能容忍偏斜的触发器400包括主锁存器402及耦合至主锁存器402的从锁存器404。主锁存器402与图2a所示的主锁存器202相同，且主锁存器402与主锁存器202接收相同的信号。从锁存器404与图2a所示的从锁存器204相同，且从锁存器404与从锁存器204接收相同的信号。

图4a所示的触发器400还包括电路系统450，电路系统450用以接收扫描使能信号并基于输入时钟信号(在图4a中被标记为“cp”)及扫描使能信号中的一者或两者而产生多个时钟信号。由电路系统450产生的时钟信号包括(i)被提供至主锁存器402的第一时钟信号(被标记为“clkb_m”及“clkbb_m”)，及(ii)被提供至从锁存器404的第二时钟信号(被标记为“clkb”及“clkbb”)。

在图4a中，被提供至主锁存器402的clkb_m时钟信号及clkbb_m时钟信号基于扫描使能信号的逻辑电平而变化。具体来说，在功能模式中(例如，扫描使能信号为低)，clkb_m时钟信号及clkbb_m时钟信号包括与clkb信号及clkbb信号的边沿跃迁相比在时间上经过延迟的边沿跃迁。相比之下，在扫描测试模式中(例如，扫描使能信号为高)，clkb_m时钟信号及clkbb_m时钟信号包括被提供至从锁存器404的时钟信号的反相型式。在以下阐述的图4b至图4d中可以看到clkb_m信号及clkbb_m信号在这两种模式中的不同特性。相比之下，在此实例中，被提供至从锁存器404的时钟信号clkb及clkbb不基于扫描使能信号的逻辑电平而变化。

电路系统450包括第一反相器406，第一反相器406用以接收输入时钟信号并产生第一输出，所述第一输出是所述输入时钟信号的反相型式。在图4a所示的实例中，第一输出是被提供至从锁存器404的clkb时钟信号。第二反相器408串联耦合至第一反相器406且用以接收第一输出并产生第二输出，所述第二输出是所述第一输出的反相型式。在图4a所示的实例中，第一输出是被提供至从锁存器404的clkbb时钟信号。电路系统450还包括与非逻辑门412，与非逻辑门412用以接收第二输出(即，clkbb时钟信号)及扫描使能信号的反相型式(“sen”)。与非逻辑门412基于第二输出与扫描使能信号的反相型式的逻辑组合而产生第三输出。

电路系统450也包括时钟延迟缓冲器410，时钟延迟缓冲器410包括多个串联连接的反相器。其他形成时钟延迟缓冲器410的方式也处于本发明实施例的范围内。时钟延迟缓冲器410用以接收第三输出并产生第四输出，所述第四输出是所述第三输出的延迟型式。与逻辑门414用以接收由第一反相器406产生的clkb时钟信号及扫描使能信号。与逻辑门414基于clkb信号与扫描使能信号的逻辑组合而产生第五输出。电路系统450还包括或非逻辑门416，或非逻辑门416用以接收由时钟延迟缓冲器410产生的输出(即，第四输出)及由与逻辑门414产生的输出(即，第五输出)。或非逻辑门416基于所述第四输出与所述第五输出的逻辑组合而产生第六输出。由或非逻辑门416产生的第六输出通过第三反相器418被反相，其中第三反相器418的输出是被提供至主锁存器402的clkb_m时钟信号。clkb_m时钟信号通过第四反相器420被反相以产生被提供至主锁存器402的clkbb_m时钟信号。

在图4a中，当扫描使能信号具有逻辑电平高值时，sen信号具有逻辑电平低值，因此使得与非逻辑门412输出逻辑电平高值。在其中时钟延迟缓冲器410包括奇数个串联耦合的反相器的实例中，在扫描使能信号具有逻辑电平高值时时钟延迟缓冲器410的输出是逻辑电平低值。或非逻辑门416基于其自时钟延迟缓冲器410接收的逻辑电平低值而充当反相器。当扫描使能信号具有逻辑电平高值时，与门414输出clkb信号。由于或非逻辑门416用以充当反相器(如上所述)，因此或非逻辑门416自与门414接收clkb信号并输出clkb信号的反相型式。反相器418、420使得(i)clkb_m信号成为clkbb信号的反相型式，且(ii)clkbb_m信号成为clkb信号的反相型式。在扫描测试模式中(即，当扫描使能信号为高时)，被提供至主锁存器402的时钟信号仅为被提供至从锁存器404的时钟信号的反相型式。在扫描测试模式中，被提供至主锁存器402的时钟信号相对于被提供至从锁存器404的时钟信号不经过延迟。

为说明在图4a所示的实例中在扫描测试模式中的时钟信号，参照图4c及图4d。图4c绘示当扫描使能信号具有逻辑电平高值时，被提供至主锁存器402的时钟信号的相位图，且图4d绘示被提供至从锁存器404的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。在实例中，与图4c所示相位图相关联的时钟信号是clkb_m信号及clkbb_m信号，且与图4d所示相位图相关联的时钟信号是clkb信号及clkbb信号。在比较图4c及图4d所示的相位图时，可以看到到达主锁存器402的时钟信号仅为到达从锁存器404的时钟信号的反相型式。此外，可以看到在扫描测试模式中，主锁存器402及从锁存器404由具有不交叠的时钟相位的时钟驱动。

再次参照图4a所示的实例，当扫描使能信号具有逻辑电平低值时，sen信号具有逻辑电平高值，因此使得与非逻辑门412充当反相器。与非逻辑门412因此在扫描使能信号具有逻辑电平低值时输出clkbb时钟信号的反相型式。clkbb时钟信号的反相型式因时钟延迟缓冲器410而经历延迟。当扫描使能信号具有逻辑电平低值时，与逻辑门414输出逻辑电平低值。或非逻辑门416基于其自与逻辑门414接收的逻辑电平低值而充当反相器。作为反相器，或非逻辑门416输出自时钟延迟缓冲器410接收的信号的反相型式，其中自时钟延迟缓冲器410接收的信号是clkbb时钟信号的延迟型式。被提供至主锁存器402的clkb_m时钟信号及clkbb_m时钟信号因此在扫描使能信号具有逻辑电平低值时是基于clkbb时钟信号的延迟型式。

为说明在扫描使能信号具有逻辑电平低值时被提供至主锁存器402的时钟信号相对于被提供至从锁存器404的时钟信号的延迟，参照图4b及图4d。如上所述，图4b绘示当扫描使能信号具有逻辑电平低值时被提供至主锁存器402的时钟信号的相位图，且图4d绘示被提供至从锁存器404的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。在比较图4b及图4d所示的相位图时，可以看到到达主锁存器402的时钟信号(如在图4b中所表示)相对于到达从锁存器404的时钟信号(如在图4d中所表示)经过延迟。如图所示，到达主锁存器402的时钟信号的边沿跃迁相对于到达从锁存器404的时钟信号的边沿跃迁经过延迟。由于由主锁存器402接收的边沿跃迁相对于由从锁存器404接收的边沿跃迁在时间上经过延迟，因此由主锁存器402接收的时钟信号不包括与由从锁存器404接收的时钟信号的边沿跃迁同时发生的边沿跃迁。

图5a是绘示根据某些实施例，能容忍偏斜的触发器500的示例性主-从锁存器配置的细节的电路图。能容忍偏斜的触发器500包括主锁存器502及耦合至主锁存器502的从锁存器504。图5a所示的触发器500还包括电路系统550。电路系统550包括第一反相器506，第一反相器506用以接收输入时钟信号(“cp”)并产生第一输出，所述第一输出是所述输入时钟信号的反相型式。第一输出是被提供至从锁存器504的clkb时钟信号。串联耦合至第一反相器506的第二反相器508用以接收clkb信号并产生第二输出，所述第二输出是所述clkb信号的反相型式。第二输出是被提供至从锁存器504的clkbb时钟信号。电路系统550还包括与非逻辑门510，与非逻辑门510用以接收clkbb时钟信号及扫描使能信号的反相型式(“sen”)。与非逻辑门510基于clkbb信号与扫描使能信号的反相型式的逻辑组合而产生第三输出。

电路系统550也包括时钟延迟缓冲器512，时钟延迟缓冲器512包括多个串联连接的反相器。其他形成时钟延迟缓冲器512的方式也处于本发明实施例的范围内。时钟延迟缓冲器用以自与非逻辑门510接收第三输出并产生第四输出，所述第四输出是所述第三输出的延迟型式。第三反相器514用以自时钟延迟缓冲器512接收第四输出，且第三反相器514产生第五输出，所述第五输出是所述第四输出的反相型式。电路系统550的第四反相器516用以接收第五输出并产生第六输出，所述第六输出是所述第五输出的反相型式。第六输出是被提供至主锁存器502的clkb_m时钟信号。第五反相器518接收clkb_m时钟信号并使clkb_m时钟信号反相以产生clkbb_m时钟信号。

在图5a所示的实例中，通过操纵触发器500中的扫描控制而将经过反相的从时钟用作主扫描时钟。图5a所示的触发器500的运行与分别在图2a、图3a及图4a中所示的触发器200、触发器300及触发器400的运行不同。在触发器200、触发器300及触发器400中，基于扫描使能信号的状态来操纵时钟信号，其中对时钟信号的操纵用来在功能模式及扫描测试模式中实现不同的计时方法。相比之下，在图5a所示的触发器500中，主锁存器502的结构与触发器200、触发器300及触发器400的主锁存器不同。具体来说，在触发器200的、触发器300的及触发器400的主锁存器中，数据信号(“d”)及扫描使能(“se”)信号受同一时钟信号的控制。相比之下，在图5a所示的主锁存器502中，数据信号受clkb_m时钟信号及clkbb_m时钟信号的控制，而扫描使能信号受clkb时钟信号及clkbb时钟信号的控制。此在图5a所示的电路图中是显而易见的，图5a示出在耦合的nmos晶体管与pmos晶体管的第一堆叠处接收到数据信号，且在耦合的nmos晶体管与pmos晶体管的第二堆叠处接收到扫描使能信号。

在图5a中，当扫描使能信号具有逻辑电平低值时，被提供至主锁存器502的时钟信号相对于被提供至从锁存器504的时钟信号经过延迟。为了对此进行说明，参照图5b及图5d。图5b绘示当扫描使能信号具有逻辑电平低值时被提供至主锁存器502的时钟信号的相位图，且图5d绘示被提供至从锁存器504的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。在比较图5b及图5d所示的相位图时，可以看到到达主锁存器502的时钟信号(如在图5b中所表示)相对于到达从锁存器504的时钟信号(如在图5d中所表示)经过延迟。

作为另外一种选择，当扫描使能信号具有逻辑电平高值时，到达主锁存器502的时钟信号是如以上所述通过操纵触发器500中的扫描控制而产生的到达从锁存器504的时钟信号的反相型式。为了对此进行说明，参照图5c及图5d。如上所述，图5c绘示当扫描使能信号具有逻辑电平高值时被提供至主锁存器502的时钟信号的相位图，且图5d绘示被提供至从锁存器504的时钟信号的相位图，而不管扫描使能信号具有逻辑电平高值还是低值。在比较图5c及图5d所示的相位图时，可以看到到达主锁存器502的时钟信号仅为到达从锁存器504的时钟信号的反相型式。此外，可以看到在扫描测试模式中，主锁存器502及从锁存器504由具有不交叠的时钟相位的时钟驱动。

图6是绘示根据某些实施例，一种向具有主锁存器及从锁存器的触发器提供时钟信号的方法的示例性步骤的流程图。在602处，接收扫描使能信号。在图2a所示的实例中示出此步骤，图2a示出由电路系统250的与逻辑门212接收扫描使能信号(被标记为“se”)。图3a及图4a所示的实例分别类似地示出电路350及450的组件接收扫描使能信号。图5a所示的实例示出扫描使能信号被主锁存器502的组件接收。此外，在图5a所示的实例中，扫描使能信号的反相型式由主锁存器502的组件及电路系统550的与非逻辑门510接收。

在604处，接收输入时钟信号。在图2a所示的实例中示出此步骤，图2a示出由电路系统250的反相器206接收输入时钟信号(被标记为“cp”)。图3a、图4a及图5a所示的实例分别类似地示出电路350、450及550的组件接收输入时钟信号。虽然图6所示的流程图绘示扫描使能信号在输入时钟信号之前被接收，但在其他实例中，扫描使能信号与输入时钟信号被同时接收。此外，在其他实例中，输入时钟信号在扫描使能信号之前被接收。

在606处，基于输入时钟信号及扫描使能信号中的一者或两者而产生多个时钟信号，其中所述多个时钟信号包括第一时钟信号及第二时钟信号。在实例中，当扫描使能信号具有第一逻辑电平时，第一时钟信号不包括与第二时钟信号的边沿跃迁同时发生的边沿跃迁。在实施例中，当扫描使能信号具有不同于第一逻辑电平的第二逻辑电平时，第一时钟信号包括与第二时钟信号的边沿跃迁同时发生的边沿跃迁。

在608处，向触发器的主锁存器提供第一时钟信号。主锁存器用以接收数据信号及扫描输入信号并基于扫描使能信号向从锁存器选择性地提供所述数据信号或所述扫描输入信号中的一者。在610处，向触发器的从锁存器提供第二时钟信号。从锁存器用以基于扫描使能信号自主锁存器接收数据信号或扫描输入信号中的一者。

在图2a所示的实例中示出步骤606、608及610，图2a示出电路系统250基于扫描使能信号及输入时钟信号而产生clkb_m时钟信号及clkbb_m时钟信号。如图所示，clkb_m时钟信号及clkbb_m时钟信号是被提供至主锁存器202的第一时钟信号。图2a也示出电路系统250基于输入时钟信号而产生clkb时钟信号及clkbb时钟信号。如图所示，clkb时钟信号及clkbb时钟信号是被提供至从锁存器204的第二时钟信号。如以上参照图2b至图2d所述，第一时钟信号与第二时钟信号之间的关系基于扫描使能信号的状态而变化。图3a、图4a及图5a所示的实例分别同样地绘示基于所接收的输入时钟信号及扫描使能信号中的一者或两者而产生第一时钟信号及第二时钟信号的电路350、450及550。如在这些图中所示，第一时钟信号及第二时钟信号分别被提供至主锁存器及从锁存器。

本发明实施例涉及一种能容忍偏斜的触发器。如上所述，本文中所述的能容忍偏斜的触发器根据运行模式是功能模式(例如，当扫描使能信号具有逻辑电平低值时)还是扫描测试模式(例如，当扫描使能信号具有逻辑电平高值时)而利用不同的计时方法，而不是在所述功能模式及所述扫描测试模式两者中利用单种计时方法。在功能模式中，到达触发器的主锁存器的时钟信号相对于到达触发器的从锁存器的时钟信号经过延迟。在运行的功能模式中到达主锁存器的时钟信号的延迟会改善触发器的偏斜容忍度。在扫描测试模式中，主锁存器与从锁存器由不交叠的或实质上不交叠的时钟信号驱动。与在所有运行模式期间对到达主锁存器的计时进行延迟的传统触发器相比，在扫描测试模式中使用不交叠的或实质上不交叠的时钟信号降低了触发器的面积开销和功率消耗。

本发明涉及触发器。触发器的实施例包括主锁存器，所述主锁存器用以接收数据信号及扫描输入信号。从锁存器耦合至主锁存器，且主锁存器基于由主锁存器接收的扫描使能信号向从锁存器选择性地提供数据信号或扫描输入信号中的一者。所述触发器包括电路系统，所述电路系统用以接收扫描使能信号并基于输入时钟信号及扫描使能信号中的一者或两者而产生多个时钟信号。所述时钟信号包括(i)被提供至主锁存器的第一时钟信号，及(ii)被提供至从锁存器的第二时钟信号。当扫描使能信号具有第一逻辑电平时，第一时钟信号不包括与第二时钟信号的边沿跃迁同时发生的边沿跃迁。当扫描使能信号具有不同于第一逻辑电平的第二逻辑电平时，第一时钟信号包括与第二时钟信号的边沿跃迁同时发生的边沿跃迁。

触发器的另一实施例包括主锁存器，所述主锁存器用以接收数据信号及扫描输入信号。从锁存器耦合至主锁存器，且主锁存器基于由主锁存器接收的扫描使能信号向从锁存器选择性地提供数据信号或扫描输入信号中的一者。所述触发器包括电路系统，所述电路系统用以基于输入时钟信号而产生多个时钟信号。所述时钟信号包括被提供至主锁存器的第一时钟信号及被提供至从锁存器的第二时钟信号。所述电路系统包括第一逻辑门，所述第一逻辑门用以(i)接收扫描使能信号，及(ii)产生基于所述扫描使能信号的逻辑电平而变化的输出。所述电路系统还包括第二逻辑门，所述第二逻辑门用以基于第一逻辑门的输出而产生第一时钟信号或第二时钟信号。当扫描使能信号具有第一逻辑电平时，第一时钟信号的边沿跃迁与第二时钟信号的边沿跃迁相比在时间上经过延迟。当扫描使能信号具有不同于第一逻辑电平的第二逻辑电平时，第一时钟信号包括与第二时钟信号的边沿跃迁同时发生的边沿跃迁。

在一种向具有主锁存器及从锁存器的触发器提供时钟信号的方法的实施例中，接收扫描使能信号及输入时钟信号。基于所述输入时钟信号及所述扫描使能信号中的一者或两者而产生第一时钟信号及第二时钟信号。当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号不包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。当所述扫描使能信号具有不同于所述第一逻辑电平的第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。向所述主锁存器提供所述第一时钟信号，且向所述从锁存器提供所述第二时钟信号。

本发明实施例提出一种触发器。所述触发器特征在于包括主锁存器，从锁存器，以及电路系统。主锁存器用以接收数据信号及扫描输入信号。从锁存器耦合至所述主锁存器，所述主锁存器基于由所述主锁存器接收的扫描使能信号向所述从锁存器选择性地提供所述数据信号或所述扫描输入信号中的一者。电路系统用以接收所述扫描使能信号并基于输入时钟信号及所述扫描使能信号中的一者或两者而产生多个时钟信号，所述时钟信号包括(i)被提供至所述主锁存器的第一时钟信号，及(ii)被提供至所述从锁存器的第二时钟信号，其中当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号不包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁，且其中当所述扫描使能信号具有不同于所述第一逻辑电平的第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。

本发明前述实施例提出的触发器中，所述电路系统包括第一逻辑门以及第二逻辑门。第一逻辑门用以(i)接收所述扫描使能信号，及(ii)产生基于所述扫描使能信号的逻辑电平而变化的输出。第二逻辑门用以基于所述第一逻辑门的所述输出而产生所述第一时钟信号或所述第二时钟信号。

本发明前述实施例提出的触发器中，所述电路系统的第一逻辑门基于(i)所述扫描使能信号与所述输入时钟信号的逻辑组合、(ii)所述扫描使能信号与所述第一时钟信号的逻辑组合、(iii)所述扫描使能信号的反相型式与所述第一时钟信号的逻辑组合、(iv)所述扫描使能信号与所述第二时钟信号的逻辑组合、或(v)所述扫描使能信号的所述反相型式与所述第二时钟信号的逻辑组合而产生所述输出。

本发明前述实施例提出的触发器中，所述电路系统的第二逻辑门基于(i)所述输出与所述输入时钟信号的延迟型式的逻辑组合、或(ii)所述输出与所述输入时钟信号的反相型式的逻辑组合而产生所述第一时钟信号或所述第二时钟信号。

本发明前述实施例提出的触发器中，所述电路系统的一个实施例中包括第一逻辑门以及第二逻辑门。第一逻辑门用以(i)接收所述扫描使能信号，及(ii)产生基于所述扫描使能信号的逻辑电平而变化的输出。第二逻辑门用以基于所述第一逻辑门的所述输出而产生所述第一时钟信号，所述第一时钟信号基于所述扫描使能信号的所述逻辑电平而变化，其中所述第二时钟信号不基于所述扫描使能信号的所述逻辑电平而变化。

本发明前述实施例提出的触发器中，所述电路系统的一个实施例中包括第一逻辑门以及第二逻辑门。第一逻辑门用以(i)接收所述扫描使能信号，及(ii)产生基于所述扫描使能信号的逻辑电平而变化的输出。第二逻辑门用以基于所述第一逻辑门的所述输出而产生所述第二时钟信号，所述第二时钟信号基于所述扫描使能信号的所述逻辑电平而变化，其中所述第一时钟信号不基于所述扫描使能信号的所述逻辑电平而变化。

本发明前述实施例提出的触发器中，所述电路系统的一个实施例中包括第一逻辑门以及第二逻辑门。第一逻辑门用以(i)接收所述扫描使能信号，及(ii)产生基于所述扫描使能信号的逻辑电平而变化的输出。第二逻辑门用以基于所述第一逻辑门的所述输出而产生所述第一时钟信号，所述第一时钟信号基于所述扫描使能信号的所述逻辑电平而变化，其中当所述扫描使能信号具有所述第二逻辑电平时所述第一时钟信号包括所述第二时钟信号的反相型式，其中当所述扫描使能信号具有所述第一逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁相比在时间上经过延迟的边沿跃迁，且其中所述第二时钟信号不基于所述扫描使能信号的所述逻辑电平而变化。

本发明前述实施例提出的触发器中，当所述扫描使能信号具有所述第一逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁相比在时间上经过延迟的边沿跃迁，且其中当所述扫描使能信号具有所述第二逻辑电平时，所述第一时钟信号包括所述第二时钟信号的反相型式，所述第二时钟信号的所述反相型式是通过操纵所述触发器中的扫描控制而产生。

本发明前述实施例提出的触发器中，当所述扫描使能信号具有所述第二逻辑电平时，所述第一时钟信号与所述第二时钟信号具有不交叠的或实质上不交叠的时钟相位。

本发明前述实施例提出的触发器中，当所述扫描使能信号具有所述第二逻辑电平时，(i)所述第一时钟信号的正边沿跃迁与所述第二时钟信号的负边沿跃迁同时发生，且(ii)所述第一时钟信号的负边沿跃迁与所述第二时钟信号的正边沿跃迁同时发生。

本发明前述实施例提出的触发器中，当所述扫描使能信号具有所述第一逻辑电平时，所述第一时钟信号的边沿跃迁与所述第二时钟信号的边沿跃迁相比在时间上经过延迟。前述实施例提出的触发器中，当所述扫描使能信号具有所述第一逻辑电平时，(i)所述第一时钟信号的正边沿跃迁与所述第二时钟信号的负边沿跃迁相比在时间上经过延迟，且(ii)所述第一时钟信号的负边沿跃迁与所述第二时钟信号的正边沿跃迁相比在时间上经过延迟。

本发明前述实施例提出的触发器中，所述电路系统包括延迟电路，用以产生所述第二时钟信号的延迟型式，其中当所述扫描使能信号具有所述第一逻辑电平时，所述第一时钟信号是基于所述第二时钟信号的所述延迟型式，且所述第一时钟信号的所述边沿跃迁与所述第二时钟信号的所述边沿跃迁相比在时间上经过延迟。

本发明前述实施例提出的触发器中，所述电路系统的一个实施例中包括与逻辑门，时钟延迟缓冲器以及或非逻辑门。与逻辑门用以接收所述输入时钟信号及所述扫描使能信号，所述与逻辑门基于所述输入时钟信号与所述扫描使能信号的逻辑组合而产生第一输出。时钟延迟缓冲器包括多个串联连接的反相器，所述时钟延迟缓冲器用以接收所述第二时钟信号并产生第二输出，所述第二输出是所述第二时钟信号的延迟型式。或非逻辑门用以接收所述第一输出及所述第二输出，所述或非逻辑门基于所述第一输出与所述第二输出的逻辑组合而产生第三输出，其中所述第一时钟信号是基于所述第三输出。

本发明前述实施例提出的触发器中，前述电路系统的实施例中所述电路系统进一步包括第一反相器，以及第二反相器。第一反相器用以接收所述输入时钟信号并产生第四输出，所述第四输出是所述输入时钟信号的反相型式。第二反相器串联耦合至所述第一反相器，且用以接收所述第四输出并产生第五输出，所述第五输出是所述第四输出的反相型式，其中所述第五输出是所述第二时钟信号。

本发明实施例提出一种触发器，其特征在于，包括主锁存器，从锁存器以及电路系统。主锁存器用以接收数据信号及扫描输入信号。从锁存器耦合至所述主锁存器，所述主锁存器基于由所述主锁存器接收的扫描使能信号向所述从锁存器选择性地提供所述数据信号或所述扫描输入信号中的一者。电路系统用以基于输入时钟信号而产生多个时钟信号，所述时钟信号包括(i)被提供至所述主锁存器的第一时钟信号，及(ii)被提供至所述从锁存器的第二时钟信号，所述电路系统包括第一逻辑门，用以(i)接收所述扫描使能信号，及(ii)产生基于所述扫描使能信号的逻辑电平而变化的输出，以及第二逻辑门，用以基于所述第一逻辑门的所述输出而产生所述第一时钟信号或所述第二时钟信号，其中当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号的边沿跃迁与所述第二时钟信号的边沿跃迁相比在时间上经过延迟，且其中当所述扫描使能信号具有不同于所述第一逻辑电平的第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。

本发明前述实施例提出的触发器中，所述第一逻辑门基于(i)所述扫描使能信号与所述输入时钟信号的逻辑组合、(ii)所述扫描使能信号与所述第一时钟信号的逻辑组合、(iii)所述扫描使能信号的反相型式与所述第一时钟信号的逻辑组合、(iv)所述扫描使能信号与所述第二时钟信号的逻辑组合、或(v)所述扫描使能信号的所述反相型式与所述第二时钟信号的逻辑组合而产生所述输出。

本发明前述实施例提出的触发器中，所述第二逻辑门基于(i)所述输出与所述输入时钟信号的延迟型式的逻辑组合、或(ii)所述输出与所述输入时钟信号的反相型式的逻辑组合而产生所述第一时钟信号或所述第二时钟信号。

本发明前述实施例提出的触发器中，当所述扫描使能信号具有所述第二逻辑电平时，所述第一时钟信号与所述第二时钟信号具有不交叠的或实质上不交叠的时钟相位。

本发明实施例提出一种向具有主锁存器及从锁存器的触发器提供时钟信号的方法，其特征在于所述方法包括接收扫描使能信号；接收输入时钟信号；基于所述输入时钟信号及所述扫描使能信号中的一者或两者而产生第一时钟信号及第二时钟信号，当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号不包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁，且当所述扫描使能信号具有不同于所述第一逻辑电平的第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁；向所述主锁存器提供所述第一时钟信号；以及向所述从锁存器提供所述第二时钟信号。

以上概述了几个实施例的特征以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应理解，其可轻易地使用本发明实施例作为基础来设计或修改其他过程及结构，以实现本文中介绍的实施例的相同目的及/或实现所述实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且其可在本文中作出各种变化、替代及更改，而此并不背离本发明的精神及范围。