一种低成本通过雷击差模测试的高PF电路的制作方法

本实用新型涉及电子电路领域，尤其涉及一种低成本通过雷击差模测试的高PF电路。

背景技术：

一般的低PF电路，整流后有一个较大的BUCK电容，由于电容的能量E＝0.5*C*U*U,雷击电压经过压敏吸收，剩余的电压由于低PF上的BUCK电容较大，电容二端U不会突变,经过BUCK电容后的电压不会高过MOS的耐压(MOS耐压一般是600-700V)而损坏，非常容易的通过IEC61000-4-5雷电浪涌抗干扰的要求(LED灯功率≤25W要求通过500V，灯功率＞25W，要求通过1KV的测试)。

但高PF电路，由于压敏后没有电解电容，仅有一个或者二个CBB电容，虽然和低PF电路一样，有同样规格的压敏电阻，但经过压敏电阻后的钳位电压还是比较高，较高的钳位电压叠加在电网电压上，往往大幅超出MOS耐压值,导致MOS击穿，雷击测试1KV乃至500V都不容易通过。

为通过雷击测试，传统的解决方案大致有以下几种，他们虽然也解决了高PF雷击问题，但存在下列不同的问题：

元器件多，成本较高：例如采用二个压敏VR1和VR2对雷击电压进行二次吸收，虽然可以保证残余电压叠加电网电压后，低于MOS能承受的耐压值，通过了雷击测试，但由于采用了二个压敏，不仅增加了空间，还增加了成本，性价比不高。

容易造成桥堆失效：本方案取消VR1，只保留VR2，虽然也可以通过雷击500V乃至1KV的差摸测试。但同时也给桥堆DB1会带来较大品质隐患。由于没有整流前的压敏VR1，雷击时会有一个很大的浪涌电流通过桥堆BD1，在用户处使用时，遭遇稍高一点电压的自然雷击，桥堆失效，引起客诉。

雷击测试失败：还有一些方案很容易导致MOS或者内置在IC内的MOS失效。

因此有待对现有的高PF电路进行改进。

技术实现要素：

本实用新型需要解决的技术问题是提供一种低成本的可以通过雷击测试的高PF电路。

本实用新型是这样实现的：一种低成本通过雷击差模测试的高PF电路，包括可控硅调光电路和π型滤波电路，所述可控硅调光电路和π型滤波电路并联连接在整流桥堆的两个 第一和第四引脚上，所述整流桥堆的第二和第三引脚上分别连接第一测试点和第二测试点，所述第一测试点与整流桥堆第二引脚之间依次连接有保险丝和第一电阻，所述第二测试点直接与整流桥堆第三引脚连接，所述第一电阻与第三引脚之间连接有压敏电阻。

优选地，所述压敏电阻采用型号为07D471的压敏电阻。

优选地，所述第一电阻所述第一电阻的功率范围是1/2W-2W，电阻取值范围为3R3-20R。

优选地，所述可控硅调光电路包括串联连接的第三电阻和第二电容，所述第三电阻与所述整流桥堆的第一引脚连接，所述第二电容与所述整流桥堆的第四引脚连接。

优选地，所述第三电阻阻值为1K，所述第二电容的电参数为683/450V。

优选地，所述π型滤波电路包括第一电容，第三电感和第三电容，所述第三电感与第三电容串联后再与所述第一电容并联后连接到所述整流桥堆上。

优选地，所述第一电容和第三电容的电参数分别为104/450V和683/450V。

优选地，所述第三电感的两端还并联有第二电阻用于抑制所述第三电感的振荡。

与相关技术相比，本实用新型在压敏电阻VR1和保险丝F1之间设置了一个电阻R1，当电源受到雷击差摸电压时，由于压敏电阻前增加了一个电阻R1，这样可以较大的降低流过压敏电阻的电流。根据流过压敏电阻电流越小，压敏的钳位电压越低，这样可以有效降雷击时MOS管二端电压，达到保护MOS管的目的，轻松地通过雷击测试，降低了通过雷击测试的实验成本。

附图说明

图1为本实用新型一种低成本通过雷击差模测试的高PF电路的电路原理图。

图2为07D471压敏电阻的关键电性参数表格。

图3为压敏电阻的限压比曲线图。

具体实施方式

下面将结合附图和实施方式对本实用新型作进一步说明。

首先简单介绍几个基本定义:雷击测试就是对电气和电子设备进行模拟雷击的测试，其目的是通过雷击模拟试验的方法来建立一个评价电气和电子设备抗浪涌干扰能力的共同标准。

高PF电路：PF指的是功率因素，高PF电路意思是高功率因素电路，高PF电路中具有 压敏电阻。

图2为压敏电阻的关键电性参数，本实施例中的压敏电子采用型号为07D471的压敏电子，由图中可以看出当07D471压敏电阻两端的电流是1mA时，压敏电阻二端最大电压是470V*1.1＝517V，但电流达到10A时，压敏电阻二端最大电压是775V。由此可以看出随着压敏电阻二端的电流增加，压敏电阻二端的钳位电压在增加，压敏电阻的钳位电压越高，会导致加在MOS二端的电压越高，雷击测试越容易失败。

由图3可以直观的看出，随着冲击电流的增加，同一种规格的压敏电阻限压比越大，这样限制电压也会增加。例如7D471的压敏电阻，在5A电流下，限制电压是1.5*470＝705V；在50A电流下，限制电压是2.2*470＝1034V；压敏电阻的限制电压越高，叠加在MOS管上的电压也越高。所以高PF电路要想轻松通过雷击差摸测试，只有想办法减少冲击电流。

由于差摸电流＝差摸电压÷(2+X)(X是串联在火线、零线之间的直流阻抗)，2Ω电阻是差摸测试时，雷击测试仪器内部自动生成的，差摸电压是EMC(Electro magnetic Compatibility，电磁兼容)要求，不能改变。由上述计算公式可以看出，我们只需加大X，而仅要求加大X，即只要加大串联在火线(L线)、零线(N线)之间的电阻就会使很多原来不能通过的差摸雷击测试，轻松的通过。

本实用新型在以上理论推理上进行改进。

参阅图1，一种低成本通过雷击差模测试的高PF电路，包括可控硅调光电路和π型滤波电路，所述可控硅调光电路和π型滤波电路并联连接在整流桥堆DB1的第一引脚1和第四引脚4上，所述整流桥堆DB1的第二引脚2和第三引脚3上分别连接第一测试点TP1(接在L线上)和第二测试点TP2(接在N线上)，整流桥堆BD1用于将交流输入转化会直流输出；所述第一测试点TP1与整流桥堆DB1第二引脚2之间依次连接有保险丝F1和第一电阻R1，所述F1在电源出现异常时，能及时切断电路异常时出现的大电流，防止电源过热引起火灾；所述第一电阻R，R1电阻阻值和功率视实际情况确定，其功率范围是1/2W-2W，电阻取值3R3-20R，即3.3欧-20欧之间；所述第二测试点TP2直接与整流桥堆DB1第三引脚3连接，所述第一电阻R1与第三引脚3之间连接有压敏电阻VR1，所述压敏电阻VR1采用型号为07D471的压敏电阻，压敏电阻VR1作用是钳位雷击浪涌电压，避免雷击电压叠加电网电压后高于后面电路上MOS能承受的电压，导致MOS电压击穿而损坏，这样电阻R1位于压敏电阻VR1和保险丝F1之间，当电源受到雷击差摸电压时，由于压敏电阻前增加了一个电阻R1，这样可以较大的降低流过压敏电阻的电流，根据流过压敏电阻电流越小，压敏的钳位电压越低，这样可以有效降雷击时MOS管二端电压，达到保护MOS管的目的。

具体地，所述可控硅调光电路用于给可控硅提供擎住电流和维持电流，保证可控硅一直处于导通状态，避免可控硅电流低于维持电流而闪烁，其包括串联连接的第三电阻R3和第二电容CB2；所述第三电阻R3与所述整流桥堆DB1的第一引脚1连接，所述第二电容CB2与所述整流桥DB1堆的第四引脚4连接。其中，所述第三电阻R3阻值为1K，所述第二电容CB2的电参数为683/450V。

所述π型滤波电路用于抑制差摸干扰，其包括第一电容CB1，第三电感L3和第三电容CB3，所述第三电感L3与第三电容CB3串联后再与所述第一电容CB1并联后连接到所述整流桥堆DB1上。其中所述第一电容CB1和第三电容CB3的电参数分别为104/450V和683/450V。所述第三电感CB3的两端还并联有第二电阻R2，用于抑制所述第三电感L3的振荡，改善EMI性能。

与相关技术相比，本实用新型在压敏电阻VR1和保险丝F1之间设置了一个电阻R1，当电源受到雷击差摸电压时，由于压敏电阻前增加了一个电阻R1，这样可以较大的降低流过压敏电阻的电流。根据流过压敏电阻电流越小，压敏的钳位电压越低，这样可以有效降雷击时MOS管二端电压，达到保护MOS管的目的。这样只增加了一个低成本的插件电阻，轻松地通过雷击测试，降低了通过雷击测试的实验成本。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本实用新型的专利保护范围内。