一种基于频段划分补偿的宽频带信号采样回放系统的制作方法

本实用新型属于信号处理领域，尤其涉及一种基于频段划分补偿的宽频带信号采样回放系统。

背景技术：

在数字信号处理领域中，根据实际应用场景，系统所需要处理的信号频率往往较为固定：如语音信号(300Hz-3.4KHz)、水声信号(KHz-100KHz级)、雷达中频信号(100MHz级)等。在实际工作中，针对各场景，发展出了各自成熟的信号调理电路以及后端处理方法，并取得了良好的应用效果。

与此同时，当应用场景需要处理的模拟信号频带覆盖范围扩宽到百赫兹级至百兆赫兹级时，无论模拟端的信号调理电路如何设计，其幅频响应特性必然在通带内出现较为明显的波动。

技术实现要素：

有鉴于此，为了克服现有技术的不足，本实用新型提供一种基于频段划分补偿的宽频带信号采样回放系统，能够实现待处理信号频率在百赫兹级至百兆赫兹级范围的宽频带信号，实现低失真的信号采样存储回放功能，并且，需处理的信号在同一时刻的主信号频率相对固定。

一种基于频段划分补偿的宽频带信号采样回放系统，包括：

输入模拟信号调理电路：接收第一宽频带模拟信号，并对第一宽频带模拟信号进行初步调理；

AD：接收所述输入模拟信号调理电路初步调理后的第一宽频带模拟信号，并将初步调理后的第一宽频带模拟信号转换成第一数字量信号；

数字处理模块：接收所述AD所输出的第一数字量信号，并对第一数字量信号进行采样、存储和回放；

DA：接收所述数字处理模块进行采样、存储和回放后的第一数字量信号，并将采样、存储和回放后的第一数字量信号转换成第二宽频带模拟信号；

输出模拟信号调理电路：接收所述DA所输出的第二宽频带模拟信号，对第二宽频带模拟信号进行调理，并将调理后的第二宽频带模拟信号输出。

进一步，所述数字处理模块包括FPGA和DDR3 SDRAM，所述FPGA挂接所述DDR3 SDRAM，所述FPGA对所述第一数字量信号进行频率估计并修正；所述DDR3 SDRAM对所述第一数字量信号进行存储。

进一步，所述第一宽频带模拟信号为百赫兹到百兆赫兹。

进一步，所述数字处理模块分段对所述第一数字量信号进行连续采样。

本实用新型的有益效果为：1)区别于在通用处理器件(如中央处理器CPU、数字信号处理器DSP等)上使用软件的方式进行相关的测频、补偿运算，所有的数字域工作(包括采样、频率估计以及数据补偿回放)均在FPGA内完成，属于一种硬件加速工作，处理性能要优于前者；

2)传统设计中，需要根据频段划分，在硬件电路上设计出若干路AD/DA通道以分别处理相对较窄的一段频带；本技术方案完成从百赫兹到百兆赫兹级的宽频带信号采集，并可以取得较好的采样回放效果。

附图说明

图1为一种基于频段划分补偿的宽频带信号采样回放系统的基本结构示意图；

图2为FPGA内部对采样信号进行频率估计以及补偿回放的工作流程示意图；

图3为图2中频率估计单元的算法结构的工作流程示意图；

其中，101、输入模拟信号调理电路；102、输出模拟信号调理电路；20、AD；40、DA；50、FPGA；60、DDR3 SDRAM；70、第一FIFO缓冲；80、第二FIFO缓冲。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，下面结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

如图1所示，一种基于频段划分补偿的宽频带信号采样回放系统，包括：

输入模拟信号调理电路101：接收第一宽频带模拟信号，并对第一宽频带模拟信号进行初步调理；

输入模拟信号调理电路101是指通过ADI公司的运算放大器ADA4937-1及相关的外围分立器件(电阻、电感、电容)搭出相应电路。

AD20：接收输入模拟信号调理电路101初步调理后的第一宽频带模拟信号，并将初步调理后的第一宽频带模拟信号转换成第一数字量信号；

AD20模数转换器，将模拟电信号输入转换成数字量，输出到数字系统中进行处理，一种可用型号为Intersil公司的ISLA214P50芯片，该芯片采样位宽14bit(数字系统中通过最低两位补零将位宽扩展为16bit)，最大转换速率500MHz。

数字处理模块：接收AD20所输出的第一数字量信号，并对第一数字量信号进行采样、存储和回放；

DA40：接收数字处理模块进行采样、存储和回放后的第一数字量信号，并将采样、存储和回放后的第一数字量信号转换成第二宽频带模拟信号；

DA40：数模转换器，将数字系统传送过来的数字量转换为对应的模拟电信号并向外输出。一种可用型号为ADI公司的AD9783芯片，该芯片数据位宽为16bit，最大数据更新率为500MHz。

输出模拟信号调理电路102：接收DA40所输出的第二宽频带模拟信号，对第二宽频带模拟信号进行调理，并将调理后的第二宽频带模拟信号输出。

数字处理模块包括FPGA50和DDR3 SDRAM60，FPGA50挂接DDR3 SDRAM60，FPGA50对第一数字量信号进行频率估计并修正；DDR3 SDRAM60对第一数字量信号进行存储。

FPGA50：现场可编程逻辑阵列，一种内部硬件结构可编程的芯片，通过对其内部硬件逻辑的编程实现指定的数字电路功能。一种可用的型号为Xilinx公司的XC7K160T-3fbg676。

DDR3 SDRAM60：第三代双倍数据速率同步动态随机存取内存。一种可用的型号为MT41K256M16HA-125IT。

第一宽频带模拟信号为百赫兹到百兆赫兹。

已经转换为电信号的模拟信号，电模拟信号的频率可以包括从百赫兹(100Hz)到百兆赫兹(100MHz)级的频率分量。

数字处理模块分段对第一数字量信号进行连续采样。

一种使用基于频段划分补偿的宽频带信号采样回放系统的方法，包括以下步骤：

1)数字处理模块通过第一FIFO缓冲70连续读取AD20采样的第一数字量信号；

2)使用FPGA50挂接的DDR3 SDRAM60定期缓存一批连续的第一数字量信号；

3)FPGA50根据待处理的第一数字量信号的频率范围划分多个频段，针对每个频段从DDR3 SDRAM60中抽取数据；

4)对抽取的数据分别进行FFT运算，将FFT的结果送入cordic单元提取出相应数据的幅度响应值，通过比较，判断当前信号的主信号频率，同时也将频率信息通报给主处理器；

5)根据主信号频率与先期获得的补偿参数对待回放的信号进行数字补偿，并根据主控程序命令通过第二FIFO缓冲80将数据传送到DA40以对外回放。

设待处理信号频率范围为50Hz-200MHz；

选用500MHz采样率16位AD20芯片以及500MHz数据更新率16位DA20芯片，AD20/DA40芯片分别挂接到一片高性能FPGA50上。其中，高性能FPGA50挂载一片DDR3颗粒。系统的基本工作模式为进行一段时间的信号采集，将采集的信号存入DDR3中，使用FPGA50对采集的信号进行频率估计，最后在需要回放时对采样值进行修正输出。

首先向FPGA50内烧入测试逻辑，将AD20采样信号直通接到DA40上输出，分别测量若干频点下输入信号与输出信号的有效值比例关系。

如图2所示，测试逻辑是指：去除频率估计单元、修正参数列表，将两个FIFO的数据进行直连的逻辑。用于前期获取实际电路的修正参数列表，实际工作时不使用该逻辑。

将AD采样信号直通接到DA40上输出目的为：为了获取电路在实际工作时在各个频段上从最前端模拟输入到最后端模拟信号输出所产生的实际信号衰减值。测量输入的模拟信号能量(AD20输入)，再测量测试逻辑控制下输出的模拟信号(DA40输出)的信号能量。获取二者能量差值，通过换算得到信号幅度的比值。

待测频点值：200MHz、190MHz、180MHz、……10MHz、1MHz；

900KHz、800KHz、……100KHz、50KHz、20KHz、10KHz、5KHz、1KHz；

900Hz、800Hz、……100Hz、50Hz。

将测得的比例关系与各自对应的频带存入FPGA的ram中(或主控芯片)。

分别测量若干频点下输入信号与输出信号的有效值比例关系中的比例关系是指：即通过测得的能量差换算获取的比例关系。

一个换算例子如下：

在150MHz处测量，输出信号与输入信号的功率差约为1dB。则输入信号与输出信号的幅度比值A_l/A_O如下：

则结合其他频点测量结果可将160-140MHz频段的修正参数设定在1.122附近。

各自对应的频带是指：根据频点，可分为200-180MHz、180-160MHz、160-140MHz、……40-20MHz、20-1MHz；

1000-800KHz、800-600KHz、……200-100KHz、100-5KHz；

5000Hz-1KHz、1KHz-500Hz、500Hz-50Hz。

如图3所示，将信号频段分为三段：50Hz-5KHz、5KHz-1MHz、1MHz-200MHz，分别用以下方式从DDR中抽取采样值：

50Hz-5KHz段：40000倍抽值，等效12.5KHz采样率。50Hz信号一个完整周期采样点为250点；5KHz信号一个完整周期采样点个数为2.5个点。

5KHz-1MHz段：200倍抽值，等效2.5MHz采样率。5KHz信号一个完整周期采样点为500点；1MHz信号完整采样周期采样点数为2.5个点。

1MHz-200MHz段：不抽值，原始500MHz采样率。1MHz信号一个完整周期采样点为500点；200MHz信号完整采样周期采样点数为2.5个点。

上述的频段划分中，每一个频段内最高频率均在等效采样率的一半以下，符合奈奎斯特带宽；同时，每一段经2048点FFT运算后各自的最小频率分辨率分别为6.103515625Hz、1.220703125KHz及0.244140625MHz，能够较好的分辨出每一个频段的最低频率。为了防止混淆。例子中将信号分为了3个大的频段。假设对50-5KHz频段进行频率估计时不能分辨出最低50Hz频率，则极有可能将采样信号的频率估计为0Hz从而得到错误的修正值，并导致数字系统工作异常。

每一个频段抽取200采样点，分别进行2048点FFT运算(不足的部分全部补0)。将计算结果依次送入cordic单元，提取幅度响应最高的点对应的频点；将提取的频点与各频段内最小频率分辨率相乘，得到实际的频率估计值。

cordic：坐标旋转数字计算方法。文中指的是FPGA内的一个硬核资源，使用该单元在输入信号FFT变换后提取出信号的幅度与相位信息。

为保证频率估计的准确性，每个频段采样点数至少需要200点，则一次完整的频率估计最少需要8000000个采样点，所需的存储空间约为15.3M字节，所需的采样时间约为16ms。

频率估计算法从抽取采样值到提取出粗测频率值所需的算法延时约为30us。

根据本时段内的信号频率估计值，结合测得的在进行信号回放时对待回放的数字信号进行补偿，保证带内信号幅度响应基本平坦。

以上实施例仅表达了本实用新型的实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。