用于对来自感测放大器中的无源均衡器的电流进行组合的装置和方法与流程

本申请要求2015年10月12日在美国专利和商标局提交的非临时申请No.14/880,916的优先权和权益，其全部内容通过引用并入本文。

技术领域

本公开的各方面一般地涉及均衡器，并且更特别地涉及用于对来自感测放大器中的无源均衡器的电流进行组合的装置和方法。

背景技术：

发射设备通过传输介质或信道向接收设备传输数据信号。传输介质或信道可以具有许多不同的类型，诸如印刷电路板(PCB)或基底上设置的一个或多个导电迹线，或者通信电缆，诸如同轴电缆。

一般而言，传输介质或信道具有如下的频率响应，该频率响应从低频(例如，DC)直到某个高频(“截止频率”)是基本平坦的且具有最小衰减。在截止频率以上，传输介质或信道具有随着增大的频率而基本上单调地衰减信号的频率响应。

数据可以经由传输介质或信道从发射设备被发送到接收设备的速率直接与传输介质或信道的截止频率响应相关。也就是说，较高的截止频率转化为较高的速率；较低的截止频率转化为较低的数据速率。

经常地，接收设备采用均衡器来有效地增大传输介质或信道的截止频率，以便允许较高数据速率的传输。通常，均衡器可以被配置为具有增益-频率响应，其提供用于截止频率以下的频率的某个增益、以及用于截止频率以上的频率的较高增益轮廓(例如，峰值)。因此，传输介质或信道以及均衡器的组合频率响应使得有效截止频率在频率上高于传输介质或信道的固有截止频率。

技术实现要素：

以下提出一个或多个实施例的简化概述，以便提供对这样的实施例的基本理解。该概述不是所有被考虑到的实施例的广泛概览，并且既不意图为标识所有实施例的关键或重要元素，也不意图为界定任何或所有实施例的范围。它的唯一目的是以简化形式提出一个或多个实施例的一些概念，作为稍后提出的更详细描述的序言。

本公开的一方面涉及一种装置，该装置包括：被配置为基于输入信号生成第一信号的第一信号路径、以及被配置为通过对输入信号进行滤波来生成第二信号的第二信号路径；以及感测放大器，感测放大器包括被配置为生成与第一和第二信号的组合相关的第三信号的输入电路、以及被配置为基于第三信号生成数据的数据检测电路。

本公开的另一方面涉及一种方法，该方法包括：基于输入信号生成第一信号；对输入信号进行滤波以生成第二信号；生成与第一和第二信号的组合相关的第三信号；以及基于第三信号生成数据。

本公开的另一方面涉及一种装置，该装置包括：用于基于输入信号生成第一信号的部件；用于对输入信号进行滤波以生成第二信号的部件；用于生成与第一和第二信号的组合相关的第三信号的部件；以及用于基于第三信号生成数据的部件。

为了实现前述和相关目的，该一个或多个实施例包括后文中全面描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了该一个或多个实施例的某些说明性方面。然而，这些方面仅指示各种实施例的原理可以被采用的各种方式中的一些方式，并且描述实施例意图为包括所有这些方面和它们的等价物。

附图说明

图1图示了根据本公开的一方面的示例性通信系统的框图。

图2图示了根据本公开的另一方面的另一示例性通信系统的框图。

图3图示了根据本公开的另一方面的另一示例性通信系统的框图。

图4图示了根据本公开的另一方面的示例性接收设备的示意图。

图5图示了根据本公开的另一方面的另一示例性接收设备的示意图。

图6图示了根据本公开的另一方面的另一示例性接收设备的示意图。

图7图示了根据本公开的另一方面的另一示例性接收设备的示意图。

图8A-图8B图示了根据本公开的另一方面的其他示例性接收设备的示意图。

图9A-图9B图示了根据本公开的另一方面的又其他示例性接收设备的示意图。

图10图示了根据本公开的另一方面的示例性可编程高通滤波器(HPF)的示意图。

图11图示了根据本公开的另一方面的示例性可编程低通滤波器(LPF)的示意图。

图12图示了根据本公开的另一方面的示例性感测放大器的示意图。

图13图示了根据本公开的另一方面的另一示例性感测放大器的示意图。

图14A图示了根据本公开的另一方面的基本上校准感测放大器中的电流偏移的示例性方法的流程图。

图14B-1图示了根据本公开的另一方面的基本上校准感测放大器中的电流偏移的另一示例性方法的流程图。

图14B-2图示了根据本公开的另一方面的基本上校准感测放大器中的电流偏移的又另一示例性方法的流程图。

图15图示了基于输入信号来检测或生成数据的示例性方法的流程图。

具体实施方式

下面关于附图阐述的详细描述意图作为对各种配置的描述，并且不意图为表示本文描述的概念可以被实践在其中的仅有配置。该详细描述包括具体细节用于提供对各种概念的透彻理解的目的。然而，对本领域的技术人员将明显的是，这些概念可以没有这些具体细节而被实践。在一些情况下，公知的结构和组件以框图形式示出，以便避免使这样的概念模糊不清。

图1图示了根据本公开的一方面的示例性通信系统100的框图。通信系统100包括发射设备110、信道120和接收设备130。接收设备130进而包括连续时间线性均衡器(CTLE)140、感测放大器150和解串器160。

在这个示例中，发射设备110被配置为通过信道120向接收设备130传输串行数据信号(例如，二进制相移键控(BPSK)调制数据信号或其他类型的调制数据信号)。尽管发射设备110针对它的数据信号传输能力而被表征，但是应该理解，发射设备110可以能够接收和处理一个或多个数据信号。

信道120可以是数据信号可以通过其被发送的任何类型的传输介质。例如，信道120可以被配置作为印刷电路板(PCB)或其他类型的基底上形成的一个或多个导电(例如，金属化)迹线、电缆型传输介质(诸如同轴电缆)、或其他类型的传输介质。

如所讨论的，接收设备130被配置为通过信道120从发射设备110接收串行数据信号。接收设备130进一步被配置为处理数据信号，以生成并行数据用于由其他设备的进一步处理或使用。在这点上，接收设备130包括CTLE 140、感测放大器150和解串器160。

如先前讨论的，信道120具有如下的频率响应，其使串行数据信号的较低频率分量通过(没有显著衰减)并且衰减串行数据信号的较高频率分量。此外，如所讨论的，对高频率的这种衰减限制了数据可以经由信道120被传输的速率。

为了补偿信道120的高频衰减并且由此增大数据速率，接收设备130的CTLE 140增强所接收的数据信号的高频分量。因此，与仅有信道120的频率响应相比，信道120和CTLE 140的组合频率响应在更宽的频率范围上更平坦。

感测放大器150将CTLE 140的输出处的经均衡的串行数据信号从模拟域转换到数字域。解串器160将感测放大器150的输出处的串行数字数据从串行转换为并行。

通信系统100的缺点与接收设备130处对CTLE 140的使用有关。CTLE 140是有源均衡器；并且因此消耗功率，生成热噪声，并且具有限制均衡器的带宽的固有寄生极点。CTLE 140的受限带宽可以通过增大向它施加的供应电压而被改善，但是这不合意地产生附加功耗。

图2图示了根据本公开的另一方面的另一示例性通信系统200的框图。类似地，通信系统200包括发射设备210、信道220和接收设备230。然而，替代接收设备230包括有源均衡器，诸如接收设备130的CTLE 140，接收设备230包括无源均衡器240。

如所示出的，无源均衡器240包括高通滤波器(HPF)244和全通路径242。HPF 244和全通路径242从信道220接收串行数据信号。感测放大器250包括输入电路246，其将HPF 244的输出处的数据信号与全通路径242的输出处的数据信号进行组合(例如，求和)。因此，感测放大器250的输入电路246生成所接收的数据信号，它的较高频率分量被增强。也就是说，与所接收的数据信号的较低频率分量的较低增益相比，无源均衡器240的增益-频率响应向所接收的数据信号的较高频率分量提供较高增益。这被完成以对所接收的数据信号补偿由信道220引起的高频衰减。

无源均衡器240的使用相对于有源均衡器(诸如，接收设备130的CTLE 140)提供了益处。例如，无源均衡器240不消耗功率或消耗比CTLE 140大幅较少的功率；并且因此，可以实现接收设备230的较低功耗。另外，无源均衡器240不像CTLE 140那样生成热噪声；并且转化为接收设备230中生成的较少噪声。进一步地，通过对组件(例如，电容器、电阻器、电感器等)进行配置，无源均衡器240容易地可适配于高数据速率应用。另外，无源均衡器240可以被配置为耗费比CTLE 140小的IC面积。此外，无源均衡器240的使用允许用于感测放大器250的较低功率供应电压；由此促进感测放大器250中的较少功耗。

返回参考接收设备230，感测放大器250进一步包括数据检测电路252，其被配置为确定来自输入电路246的输出的数据。如本文进一步讨论的，数据检测电路252可以被配置作为至少强臂(strong-arm)锁存器。数据检测电路252的输出处检测到的串行数据被提供给解串器260，解串器260将检测到的串行数据转换成并行数据用于由其他一个或多个设备的进一步处理或使用。

图3图示了根据本公开的另一方面的另一示例性通信系统300的框图。通信系统300类似于通信系统200，但是替代接收设备采用基于HPF的无源均衡器，接收器采用基于低通滤波器(LPF)的无源均衡器。

特别地，通信系统300包括发射设备310、信道320和接收设备330。接收设备330进而包括无源均衡器340、感测放大器350和解串器360。无源均衡器340进而包括低通滤波器(LPF)344和全通路径342。LPF 344和全通路径342从信道320接收串行数据信号。感测放大器350包括输入电路346，其将LPF 344的输出处的数据信号与全通路径342的输出处的数据信号进行组合(例如，相减)。

因此，感测放大器350的输入电路346生成所接收的数据信号，它的较高频率分量被增强。也就是说，与所接收的数据信号的较低频率分量的较低增益相比，无源均衡器340的增益-频率响应向所接收的数据信号的较高频率分量提供较高增益。再次地，这被完成以对所接收的数据信号补偿由信道320引起的高频衰减。

感测放大器350进一步包括数据检测电路352，其被配置为确定来自输入电路346的输出的数据。如本文进一步讨论的，数据检测电路352可以被配置作为至少强臂锁存器。数据检测电路352的输出处检测到的串行数据被提供给解串器360，解串器360将检测到的串行数据转换成并行数据用于由其他一个或多个设备的进一步处理或使用。

图4图示了根据本公开的另一方面的示例性接收设备400的示意图。总的来说，接收设备400包括基于HPF的无源均衡器；以及感测放大器，感测放大器包括输入电路和强臂锁存器，输入电路被配置为基于来自基于HPF的无源均衡器的输出电压生成相加的电流，强臂锁存器用于基于相加的电流来检测输入信号的数据。应该理解，接收设备400可以包括其他组件，诸如先前讨论的附加锁存器和解串器。

在这个示例中，接收设备400接收差分串行数据信号Vi+和Vi-。接收设备400包括无源均衡器，无源均衡器包括正均衡器组件410+和负均衡器组件410-。正均衡器组件410+被配置为处理输入差分数据信号的正分量Vi+，并且负均衡器组件410-被配置为处理输入差分数据信号的负分量Vi-。

更具体地，正均衡器组件410+包括全通路径412+和HPF 414+，这两者被配置为接收输入差分数据信号的正分量Vi+。类似地，负均衡器组件410-包括全通路径412-和HPF 414-，这两者被配置为接收输入差分数据信号的负分量Vi-。如由电容器和可变电阻器所表示的，可以使得HPF 414+/414-为可变的或可编程的，以按需地设置它的频率响应。

接收设备410进一步包括感测放大器，感测放大器包括输入电路的正组件和输入电路的负组件。输入电路的正组件包括晶体管P42和P44，这两者可以被配置作为p沟道金属氧化物半导体(PMOS)场效应晶体管(FET)(在本文中称为“PMOS”)。PMOS P42和P44包括耦合在一起的源极、耦合在一起的漏极、以及被配置为分别从全通路径412+和HPF 414+接收输出电压(例如，分别是输入信号的正分量Vi+和输入信号的经高通滤波的正分量)的栅极。

类似地，输入电路的负组件包括晶体管P43和P45，这两者可以被配置作为PMOS。PMOS P43和P45包括耦合在一起的源极、耦合在一起的漏极、以及被配置为分别接收全通路径412-和HPF 414-的输出电压(例如，分别是输入信号的负分量Vi-和输入信号的经高通滤波的负分量)的栅极。

PMOS P42被配置为基于全通路径412+的输出电压(例如，基于输入信号的正分量Vi+)生成电流I₄₁₊。PMOS P44被配置为基于HPF 414+的输出电压(例如，基于输入信号的经高通滤波的正分量)生成电流I₄₂₊。PMOS P43被配置为基于全通路径412-的输出电压(例如，基于输入信号的负分量Vi-)生成电流I_41-。PMOS P45被配置为基于HPF 414-的输出电压(例如，基于输入信号的经高通滤波的负分量)生成电流I_42-。

电流I₄₁₊和I₄₂₊在强臂锁存器的正输入节点n41处相加，并且电流I_41-和I_42-在强臂锁存器的负输入节点n42处相加。本质上，强臂锁存器的正和负输入节点n41和n42处生成的差分信号是已经经历由无源均衡器的正和负组件410+和410-执行的均衡的输入数据信号。换言之，与针对输入信号的较低频率分量的增益相比，差分信号(包括正输入节点n41处的相加的电流I₄₁₊和I₄₂₊、以及负输入节点n42处的相加的电流I_41-和I_42-)可以提供针对输入信号的较高频率分量的增强的增益。

强臂锁存器包括分别具有晶体管P46-N41和P47-N42的交叉耦合的反相器。晶体管P46和P47每个是PMOS，并且晶体管N41和N42每个作为n沟道金属氧化物半导体(NMOS)FET(本文中称为“NMOS”)。反相器被交叉耦合，因为反相器P46-N41的输出(在这些器件的漏极处)耦合到反相器P47-N42的输入(在这些器件的栅极处)，并且反相器P47-N42的输出(在这些器件的漏极处)耦合到反相器P46-N41的输入(在这些器件的栅极处)。PMOS P46和P47的源极分别耦合到节点n41和n42。NMOS N41和N42的源极耦合到接地。强臂锁存器被配置为分别在反相器P46-N41和P47-N42的输出处生成具有正和负分量Vo+和Vo-的输出差分数据信号。

接收设备400进一步包括如下的电路系统，该电路系统用于基于时钟信号来选择性地启用输入电路(PMOS P42-P45)和强臂锁存器(PMOS P46和P47、以及NMOS N41和N42)的操作。启用/禁用电路系统包括PMOS P41、NMOS N43和NMOS N44。PMOS P41包括耦合到正电压轨VDD的源极、被配置为接收时钟信号的栅极、以及耦合到PMOS P42-P45的源极的漏极。NMOS N43和N44包括耦合到NMOS N41和N42的相应漏极的漏极、被配置为接收时钟信号的栅极、以及耦合到接地的源极。

在操作中，输入差分数据信号的正和负分量Vi+和Vi-分别被施加到无源均衡器的正和负组件410+和410-的输入。当感测放大器未对输入信号进行采样时，时钟信号处于解除确立(deasserted)状态(例如，高逻辑电压(例如，～VDD))。时钟信号处于解除确立状态使得PMOS P41截止，并且使得NMOS N43和N44导通。PMOS P41为截止防止分别由PMOS P42、P43、P44和P45形成电流I₄₁₊、I_41-、I₄₂₊和I_42-。NMOS N43和N44为导通在NMOS N41和N42的漏极处基本上产生地电位。

为了感测放大器对输入信号进行采样，时钟信号被带到它的确立状态(例如，低逻辑电压(例如，接地))。时钟信号处于低逻辑电压使得PMOS P41导通，并且向PMOS P42、P43、P44和P45的源极施加VDD。此外，时钟信号处于低逻辑电压使得NMOS N43和N44关断，并且允许锁存器NMOS N41和N42的漏极被充电。此外，由于PMOS P46和P47的栅极先前处于地电位，并且现在正电压分别经由PMOS P42/P44和P43/P45被施加到PMOS P46和P47的源极，所以PMOS P46和P47导通。

因此，PMOS P42基于输入信号的正分量Vi+生成电流I₄₁₊。PMOS P44基于输入信号的经高通滤波的正分量生成电流I₄₂₊。PMOS P43基于输入信号的负分量Vi-生成电流I_41-。而且，PMOS P44基于输入信号的经高通滤波的负分量生成电流I_42-。如先前讨论的，电流I₄₁₊和I₄₂₊在节点n41处相加，并且电流I_41-和I_42-在节点n42处相加。相加的电流I₄₁₊和I₄₂₊对NMOS N41的漏极充电，并且相加的电流I_41-和I_42-对NMOS N42的漏极充电。

归因于交叉耦合的反相器P46-N41和P47-N42的正反馈配置，由于较高的对应电流(I₄₁₊+I₄₂₊)或(I_41-+I_42-)所致的充电较快的NMOS N41或N42的漏极使得强臂锁存器在这样的漏极处生成高逻辑电压，并且在另一漏极处生成低逻辑电压。换言之，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(I₄₁₊+I₄₂₊)>(I_41-+I_42-)，则Vo+为高并且Vo-为低；或者

如果(I₄₁₊+I₄₂₊)<(I_41-+I_42-)，则Vo+为低并且Vo-为高。

一旦强臂锁存器检测到或生成了数据，另一锁存器(图4中未示出)可以被操作以从强臂锁存器的正输出和负输出读取数据。时钟信号此后被带到它的解除确立状态来关断PMOS P41并且导通NMOS N43和N44，以禁用感测放大器的采样或限幅操作。NMOS N43和N44的导通也清除了N41和N42的漏极的电荷，以使强臂锁存器准备下一采样间隔。

图5图示了根据本公开的另一方面的另一示例性接收设备500的示意图。之前讨论的接收设备400包括p版本感测放大器，因为输入信号被施加到PMOS P42、P43、P44和P45的栅极。当输入信号具有相对低的共模电压时，p版本感测放大器可能更合适。接收设备500包括n版本感测放大器，其在输入信号具有相对高的共模电压时可能更合适。

如在先前的实施例中那样，包括正分量Vi+和负分量Vi-的差分输入数据信号被施加到接收设备500。接收设备500包括具有正均衡器组件510+和负均衡器组件510-的无源均衡器。正均衡器组件510+包括正侧全通路径512+和正侧高通滤波器(HPF)514+，这两者被配置为接收输入差分信号的正分量Vi+。负均衡器组件510-包括负侧全通路径512-和负侧高通滤波器(HPF)514-，这两者被配置为接收输入差分信号的负分量Vi-。

接收设备500进一步包括感测放大器，感测放大器包括输入电路和数据检测电路(例如，强臂锁存器)。输入电路包括NMOS N53、N54、N55和N56。NMOS N53和N55包括耦合在一起的漏极和耦合在一起的源极。NMOS N53包括被配置为经由全通路径512+接收输入差分信号的正分量Vi+的栅极。NMOS N55包括被配置为经由HPF 514+接收输入差分信号的经高通滤波的正分量的栅极。NMOS N54和N56包括耦合在一起的漏极和耦合在一起的源极。NMOS N54包括被配置为经由全通路径512-接收输入差分信号的负分量Vi-的栅极。NMOS N56包括被配置为经由HPF 514-接收输入差分信号的经高通滤波的负分量的栅极。

强臂锁存器包括分别具有晶体管P51-N51和P52-N52的交叉耦合的反相器。反相器是交叉耦合的，因为反相器P51-N51的输出(在这些器件的漏极处)耦合到反相器P52-N52的输入(在这些器件的栅极处)，并且反相器P52-N52的输出(在这些器件的漏极处)耦合到反相器P51-N51的输入(在这些器件的栅极处)。PMOS P51和P52的源极耦合到正电压轨VDD。NMOS N51和N52的源极分别耦合到节点n51和n52。强臂锁存器被配置为分别在反相器P52-N52和P51-N51的输出处生成具有正和负分量Vo+和Vo-的输出差分数据信号。

接收设备500进一步包括用于基于时钟信号CLK来选择性地启用输入电路(NMOS N53-N56)和强臂锁存器(PMOS P51和P52、以及NMOS N51和N52)的操作的电路系统。启用/禁用电路系统包括PMOS P53和P54、以及NMOS N56。PMOS P53和P54包括耦合到VDD的源极、被配置为接收时钟信号CLK的栅极、以及分别耦合到PMOS P51和P52的漏极的漏极。NMOS N56包括耦合到NMOS N53-N56的源极的漏极、被配置为接收时钟信号CLK的栅极、以及耦合到接地的源极。

在操作中，输入差分数据信号的正和负分量Vi+和Vi-分别被施加到无源均衡器的正和负组件510+和510-。当感测放大器未对输入信号进行采样时，时钟信号CLK处于解除确立状态(例如，低逻辑电压(例如，～接地))。时钟信号CLK处于解除确立状态使得NMOS N56截止，并且使得PMOS P53和N54导通。NMOS N56为截止防止分别由NMOS N53、N54、N55和N56形成电流I₅₁₊、I_51-、I₅₂₊和I_52-。PMOS P53和P54为导通在PMOS P51和P52的漏极处产生基本上VDD。

为了感测放大器对输入信号进行采样，时钟信号CLK被带到它的确立状态(例如，高逻辑电压(例如，VDD))。时钟信号CLK处于高逻辑电压使得NMOS N56导通，并且将接地应用到NMOS N53-N56的源极。此外，时钟信号CLK处于高逻辑电压使得PMOS P53和P54关断，并且允许PMOS P51和P52的漏极被放电。此外，由于NMOS N51和N52的栅极先前处于VDD，并且现在较低电压分别经由NMOS N53/N55和N54/N56被施加到NMOS N51和N52的源极，所以NMOS N51和N52导通。

因此，NMOS N53基于输入信号的正分量Vi+生成电流I₅₁₊。NMOS N55基于输入信号的经高通滤波的正分量生成电流I₅₂₊。NMOS N54基于输入信号的负分量Vi-生成电流I_51-。而且，NMOS N56基于输入信号的经高通滤波的负分量生成电流I_52-。电流I₅₁₊和I₅₂₊在节点n51处相加，并且电流I_51-和I_52-在节点n52处相加。包括正侧相加的电流I₅₁₊和I₅₂₊以及负侧相加的电流I_51-和I_52-的差分信号是经历了由无源均衡器510+/510-产生的均衡的输入信号。相加的电流I₅₁₊和I₅₂₊对PMOS N51的漏极放电，并且相加的电流I_51-和I_52-对PMOS P52的漏极放电。

归因于交叉耦合的反相器P51-N51和P52-N52的正反馈配置，由于较高的对应电流(I₅₁₊+I₅₂₊)或(I_51-+I_52-)所致的放电较快的PMOS P51或P52的漏极使得强臂锁存器在这样的漏极处生成低逻辑电压，并且在另一漏极处生成高逻辑电压。换言之，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(I₅₁₊+I₅₂₊)>(I_51-+I_52-)，则Vo+为高并且Vo-为低；或者

如果(I₅₁₊+I₅₂₊)<(I_51-+I_52-)，则Vo+为低并且Vo-为高。

一旦强臂锁存器检测到或生成了数据，另一锁存器(图5中未示出)可以被操作以从强臂锁存器的正输出和负输出读取数据。时钟信号CLK此后被带到它的解除确立状态来关断NMOS N56并且导通PMOS P53和P54，以禁用感测放大器的采样或限幅操作。PMOS P53和P54的导通对P51和P52的漏极重新充电，以使强臂锁存器准备下一采样间隔。

图6图示了根据本公开的另一方面的另一示例性接收设备600的示意图。接收设备600类似于先前讨论的接收设备400，除了接收设备600包括基于低通滤波器(LPF)的无源均衡器，而不是基于HPF的无源均衡器。

特别地，接收设备600包括具有正均衡器组件610+和负均衡器组件610-的无源均衡器。正均衡器组件610+包括被配置为接收输入差分数据信号的正分量Vi+的正侧全通路径612+、以及被配置为接收输入差分数据信号的负分量Vi-的负侧低通滤波器(LPF)614-。负均衡器组件610-包括被配置为接收输入差分信号的负分量Vi-的负侧全通路径612-、以及被配置为接收输入差分信号的正分量Vi+的正侧低通滤波器(LPF)614+。

接收设备600进一步包括具有输入电路和数据检测电路(例如，强臂锁存器)的感测放大器。输入电路包括具有耦合在一起的源极的PMOS P62、P63、P64和P65。PMOS P62和P64包括在节点n61处耦合在一起的漏极。PMOS P63和P65包括在节点n62处耦合在一起的漏极。PMOS P62包括被配置为经由全通路径612+接收输入差分信号的正分量Vi+的栅极。PMOS P63包括被配置为经由全通路径612-接收输入差分信号的负分量Vi-的栅极。PMOS P64包括被配置为经由LPF 614-接收输入差分信号的经低通滤波的负分量的栅极。而且，PMOS P65包括被配置为经由LPF 614+接收输入差分信号的经低通滤波的正分量的栅极。

强臂锁存器包括分别交叉耦合的反相器P66-N61和P67-N62。接收设备600进一步包括基于时钟信号来选择性地启用输入电路和强臂锁存器的电路系统。启用/禁用电路系统包括PMOS P61、以及NMOS N63和N64。

接收设备600的操作类似于先前讨论的接收设备400的操作。也就是说，当时钟信号被解除确立时，PMOS P61为截止以防止由PMOS P62-P65形成电流，并且NMOS N63和N64导通以接地并且对锁存器NMOS N61和N62的漏极完全放电。当时钟信号被确立时，PMOS P61导通并且向PMOS P62-P65的源极施加VDD，并且NMOS N63和N64关断以允许对锁存器NMOS N61和N62的漏极的充电。

PMOS P62基于输入差分信号的正分量Vi+生成电流I₆₁₊。PMOS P63基于输入差分信号的负分量Vi-生成电流I_61-。PMOS P64基于输入差分信号的经低通滤波的负分量生成电流I_62-。而且，PMOS P65基于输入差分信号的经低通滤波的正分量生成电流I₆₂₊。电流I₆₁₊和I_62-在节点n61处相加，并且电流I_61-和I₆₂₊在节点n62处相加。由于节点n61和n62处的相加电流分别基于输入信号的相反极性，所以节点n61和n62处的差分信号基于全通路径和LPF的输出的差。因此，包括正侧相加的电流I₆₁₊和I_62-以及负侧相加的电流I_61-和I₆₂₊的差分信号是经历了由无源均衡器610+/610-产生的均衡的输入信号。

相加的电流I₆₁₊和I_62-对NMOS N61的漏极充电，并且相加的电流I_61-和I₆₂₊对NMOS N62的漏极充电。由于较高的对应电流(I₆₁₊+I_62-)或(I_61-+I₆₂₊)所致的充电较快的NMOS N61或N62的漏极使得强臂锁存器在这样的漏极处生成高逻辑电压，并且在另一漏极处生成低逻辑电压。换言之，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(I₆₁₊+I_62-)>(I_61-+I₆₂₊)，则Vo+为高并且Vo-为低；或者

如果(I₆₁₊+I_62-)<(I_61-+I₆₂₊)，则Vo+为低并且Vo-为高。

一旦强臂锁存器检测到或生成了数据，另一锁存器(图6中未示出)可以被操作以从强臂锁存器的正输出和负输出读取数据。时钟信号此后被带到它的解除确立状态来关断PMOS P61并且导通NMOS N63和N64，以禁用感测放大器的采样或限幅操作。NMOS N63和N64被导通清除了NMOS N61和N62的漏极上的电荷，以使强臂锁存器准备下一采样间隔。

图7图示了根据本公开的另一方面的另一示例性接收设备700的示意图。接收设备700类似于先前讨论的接收设备500，除了接收设备700采用基于低通滤波器(LPF)的无源均衡器，而不是基于HPF的无源均衡器。

特别地，接收设备700包括具有正均衡器组件710+和负均衡器组件710-的无源均衡器。正均衡器组件710+包括被配置为接收输入差分数据信号的正分量Vi+的正侧全通路径712+、以及被配置为接收输入差分数据信号的负分量Vi-的负侧低通滤波器(LPF)714-。负均衡器组件710-包括被配置为接收输入差分信号的负分量Vi-的负侧全通路径712-、以及被配置为接收输入差分信号的正分量Vi+的正侧低通滤波器(LPF)714+。

接收设备700进一步包括具有输入电路和数据检测电路(例如，强臂锁存器)的感测放大器。输入电路包括具有耦合在一起的源极的NMOS N73、N74、N75和N76。NMOS N73和N75包括在节点n71处耦合在一起的漏极。NMOS N74和N76包括在节点n72处耦合在一起的漏极。NMOS N73包括被配置为经由全通路径712+接收输入差分信号的正分量Vi+的栅极。NMOS N74包括被配置为经由全通路径712-接收输入差分信号的负分量Vi-的栅极。NMOS N75包括被配置为经由LPF 714-接收输入差分信号的经低通滤波的负分量的栅极。而且，NMOS N76包括被配置为经由LPF 714+接收输入差分信号的经低通滤波的正分量的栅极。

强臂锁存器包括分别交叉耦合的反相器P71-N71和P72-N72。接收设备700进一步包括基于时钟信号CLK来选择性地启用输入电路和强臂锁存器的电路系统。启用/禁用电路系统包括NMOS N76、以及PMOS P73和P74。

接收设备700的操作类似于先前讨论的接收设备500的操作。也就是说，当时钟信号CLK被解除确立时，NMOS N76为截止以防止由NMOS N73-N76形成电流，并且PMOS P73和P74为导通以向锁存器PMOS P71和P72的漏极施加VDD并且对其充电。当时钟信号CLK被确立时，NMOS N76导通并且将接地应用到NMOS N73-N76的源极，并且PMOS P73和P74关断以允许锁存器PMOS P71和P72的漏极的放电。

NMOS N73基于输入差分信号的正分量Vi+生成电流I₇₁₊。NMOS N74基于输入差分信号的负分量Vi-生成电流I_71-。NMOS N75基于输入差分信号的经低通滤波的负分量生成电流I_72-。而且，NMOS N76基于输入差分信号的经低通滤波的正分量生成电流I₇₂₊。电流I₇₁₊和I_72-在节点n71处相加，并且电流I_71-和I₇₂₊在节点n72处相加。由于节点n71和n72处的相加电流分别基于输入信号的相反极性，所以节点n71和n72处的差分信号基于全通路径和LPF的输出的差。因此，包括正侧相加的电流I₇₁₊和I_72-以及负侧相加的电流I_71-和I₇₂₊的差分信号是经历了由无源均衡器710+/710-产生的均衡的输入信号。

相加的电流I₇₁₊和I_72-对PMOS P71的漏极放电，并且相加的电流I_71-和I₇₂₊对PMOS P72的漏极放电。由于较高的对应电流(I₇₁₊+I_72-)或(I_71-+I₇₂₊)所致的放电较快的PMOS P71或P72的漏极使得锁存器在这样的漏极处生成低逻辑电压，并且在另一漏极处生成高逻辑电压。换言之，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(I₇₁₊+I_72-)>(I_71-+I₇₂₊)，则Vo+为高并且Vo-为低；或者

如果(I₇₁₊+I_72-)<(I_71-+I₇₂₊)，则Vo+为低并且Vo-为高。

一旦强臂锁存器检测到或生成了数据，另一锁存器(图7中未示出)可以被操作以从强臂锁存器的正输出和负输出读取数据。时钟信号CLK此后被带到它的解除确立状态来关断NMOS N76并且导通PMOS P73和P74，以禁用感测放大器的采样或限幅操作。PMOS P73和P74被导通对PMOS P71和P72的漏极重新充电，以使强臂锁存器准备下一采样间隔。

图8A图示了根据本公开的另一方面的另一示例性接收设备800的示意图。接收设备800类似于先前讨论的接收设备400，除了接收设备800包括单独的且可变的晶体管，用于向与全通路径和经滤波路径相关联的输入电路的相应部分供应单独的经加权的电流。

特别地，接收设备800包括具有正均衡器组件810+和负均衡器组件810-的无源均衡器。正均衡器组件810+包括正侧全通路径812+和正侧高通滤波器814+，这两者被配置为接收输入差分数据信号的正分量Vi+。负均衡器组件810-包括负侧全通路径812-和负侧高通滤波器814-，这两者被配置为接收输入差分数据信号的负分量Vi-。

接收设备800进一步包括具有输入电路和数据检测电路(例如，强臂锁存器)的感测放大器。输入电路包括PMOS P82、P83、P84和P85。PMOS P82和P83包括耦合在一起的源极。PMOS P84和P85包括耦合在一起的源极。PMOS P82和P84包括在节点n81处耦合在一起的漏极。PMOS P83和P85包括在节点n82处耦合在一起的漏极。PMOS P82包括被配置为经由全通路径812+接收输入差分信号的正分量Vi+的栅极。PMOS P83包括被配置为经由全通路径812-接收输入差分信号的负分量Vi-的栅极。PMOS P84包括配置为经由HPF 814+接收输入差分信号的经高通滤波的正分量的栅极。而且，PMOS P85包括被配置为经由HPF 814-接收输入差分信号的经高通滤波的负分量的栅极。

强臂锁存器包括分别交叉耦合的反相器P86-N81和P87-N82。接收设备800进一步包括基于时钟信号来选择性地启用输入电路和强臂锁存器的电路系统。启用/禁用电路系统包括PMOS P80和P81以及NMOS N83和N84。

在这个示例中，PMOS P80被配置为生成经加权的电流k₁I₁，用于向与全通路径相关联的输入PMOS P82和P83供应电流。如所示出的，可以使得PMOS P80具有可变跨导增益以设置经加权的电流k₁I₁的权重k₁。类似地，PMOS P81被配置为生成经加权的电流k₂I₂，用于向与经滤波的路径相关联的输入PMOS P84和P85供应电流。如所示出的，可以使得PMOS P81具有可变跨导增益以设置经加权的电流k₂I₂的权重k₂。

接收设备800的操作类似于先前讨论的接收设备400的操作。也就是说，当时钟信号被解除确立时，PMOS P80和P81为截止以防止由PMOS P82-P83和P84-P85形成相应的电流，并且NMOS N83和N84为导通以接地并且对锁存器NMOS N81和N82的漏极完全放电。当时钟信号被确立时，PMOS P80和P81导通并且向PMOS P82-P83和P84-P85的相应源极施加VDD，并且NMOS N83和N84关断以允许对锁存器NMOS N81和N82的漏极的充电。

PMOS P82基于输入差分信号的正分量Vi+生成电流k₁I₈₁₊。PMOS P83基于输入差分信号的负分量Vi-生成电流k₁I_81-。PMOS P84基于输入差分信号的经高通滤波的正分量生成电流k₂I₈₂₊。而且，PMOS P85基于输入差分信号的经高通滤波的负分量生成电流k₂I_82-。电流k₁I₈₁₊和k₂I₈₂₊在节点n81处相加，并且电流k₁I_81-和k₂I_82-在节点n82处相加。因此，包括正侧相加的电流k₁I₈₁₊和k₂I₈₂₊以及负侧相加的电流k₁I_81-和k₂I_82-的差分信号是经历了由无源均衡器810+/810-产生的均衡的输入信号。

相加的电流k₁I₈₁₊和k₂I₈₂₊对NMOS N81的漏极充电，并且相加的电流k₁I_81-和k₂I_82-对NMOS N82的漏极充电。由于较高的对应电流(k₁I₈₁₊+k₂I₈₂₊)或(k₁I_81-+k₂I_82-)所致的充电较快的NMOS N81或N82的漏极使得强臂锁存器在这样的漏极处生成高逻辑电压，并且在另一漏极处生成低逻辑电压。换言之，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(k₁I₈₁₊+k₂I₈₂₊)>(k₁I_81-+k₂I_82-)，则Vo+为高并且Vo-为低；或者

如果(k₁I₈₁₊+k₂I₈₂₊)<(k₁I_81-+k₂I_82-)，则Vo+为低并且Vo-为高。

一旦强臂锁存器检测到或生成了数据，另一锁存器(图8A中未示出)可以被操作以从强臂锁存器的正输出和负输出读取数据。时钟信号此后被带到它的解除确立状态来关断PMOS P80和P81并且导通NMOS N83和N84，以禁用感测放大器的采样或限幅操作。NMOS N83和N84被导通清除了NMOS N81和N82的漏极上的电荷，以使强臂锁存器准备下一采样间隔。

图8B图示了根据本公开的另一方面的另一示例性接收设备840的示意图。接收设备840类似于接收设备800，但是包括基于LPF的无源均衡器而不是基于HPF的无源均衡器。

在这点上，接收设备840包括正无源均衡器组件850+和负无源均衡器组件850-。正无源均衡器组件850+进而包括正侧全通路径852+和负侧LPF 854-。负无源均衡器组件850-进而包括负侧全通路径852-和正侧LPF 854+。输入信号的正分量Vi+被施加到正侧全通路径852+和正侧LPF 854+。输入信号的负分量Vi-被施加到负侧全通路径852-和负侧LPF 854-。

PMOS P82基于输入差分信号的正分量Vi+生成电流k₁I₈₁₊。PMOS P83基于输入差分信号的负分量Vi-生成电流k₁I_81-。PMOS P84基于输入差分信号的经低通滤波的负分量生成电流k₂I_82-。而且，PMOS P85基于输入差分信号的经低通滤波的正分量生成电流k₂I₈₂₊。电流k₁I₈₁₊和k₂I_82-在节点n81处相加，并且电流k₁I_81-和k₂I₈₂₊在节点n82处相加。

由于节点n81和n82处的相加电流分别基于输入信号的相反极性，所以节点n81和n82处的差分信号基于全通路径和LPF的输出的差。因此，包括正侧相加的电流k₁I₈₁₊和k₂I_82-以及负侧相加的电流k₁I_81-和k₂I₈₂₊的差分信号是经历了由无源均衡器850+/850-产生的均衡的输入信号。

在这种配置中，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(k₁I₈₁₊+k₂I_82-)>(k₁I_81-+k₂I₈₂₊)，则Vo+为高并且Vo-为低；或者

如果(k₁I₈₁₊+k₂I_82-)<(k₁I_81-+k₂I₈₂₊)，则Vo+为低并且Vo-为高。

图9A图示了根据本公开的另一方面的另一示例性接收设备900的示意图。接收设备900类似于先前讨论的接收设备500，除了接收设备900包括单独的且可变的晶体管，用于向与全通路径和经滤波的路径相关联的输入电路的相应部分生成单独的经加权的电流。

特别地，接收设备900包括具有正均衡器组件910+和负均衡器组件910-的无源均衡器。正均衡器组件910+包括正侧全通路径912+和正侧高通滤波器914+，这两者被配置为接收输入差分数据信号的正分量Vi+。负均衡器组件910-包括负侧全通路径912-和负侧高通滤波器914-，这两者被配置为接收输入差分数据信号的负分量Vi-。

接收设备900进一步包括具有输入电路和数据检测电路(例如，强臂锁存器)的感测放大器。输入电路包括NMOS N93、N94、N95和N96。NMOS N93和N94包括耦合在一起的源极。NMOS N95和N96包括耦合在一起的源极。NMOS N93和N95包括在节点n91处耦合在一起的漏极。NMOS N94和N96包括在节点n92处耦合在一起的漏极。NMOS N93包括被配置为经由全通路径912+接收输入差分信号的正分量Vi+的栅极。NMOS N94包括被配置为经由全通路径912-接收输入差分信号的负分量Vi-的栅极。NMOS N95包括被配置为经由HPF 914+接收输入差分信号的经高通滤波的正分量的栅极。而且，NMOS N96包括被配置为经由HPF 914-接收输入差分信号的经高通滤波的负分量的栅极。

强臂锁存器包括分别交叉耦合的反相器P91-N91和P92-N92。接收设备900进一步包括基于时钟信号CLK来选择性地启用输入电路和强臂锁存器的电路系统。启用/禁用电路系统包括PMOS P93和P94以及NMOS N97和N98。

在这个示例中，NMOS N97被配置为生成经加权的电流k₁I₁，用于生成经过与全通路径相关联的NMOS N93和N94的电流。如所示出的，可以使得NMOS N97具有可变跨导增益以设置经加权的电流k₁I₁的权重k₁。类似地，NMOS N98被配置为生成经加权的电流k₂I₂，用于生成经过与经滤波的路径相关联的NMOS N95和N96的电流。如所示出的，可以使得NMOS N98具有可变跨导增益以设置经加权的电流k₂I₂的权重k₂。

接收设备900的操作类似于先前讨论的接收设备500的操作。也就是说，当时钟信号CLK被解除确立时，NMOS N97和N98为截止以防止由NMOS N93-N94和N95-N96形成相应的电流，并且PMOS P93和P94为导通以向锁存器PMOS P91和P92的漏极施加VDD并且对其充电。当时钟信号CLK被确立时，NMOS N97和N98导通并且将接地耦合到NMOS N93-N94和N95-N96的相应源极，并且PMOS P93和P94关断以允许锁存器PMOS P91和P92的漏极的放电。

NMOS N93基于输入差分信号的正分量Vi+生成电流k₁I₉₁₊。NMOS N94基于输入差分信号的负分量Vi-生成电流k₁I_91-。NMOS N95基于输入差分信号的经高通滤波的正分量生成电流k₂I₉₂₊。而且，NMOS N96基于输入差分信号的经高通滤波的负分量生成电流k₂I_92-。相加的电流k₁I₉₁₊和k₂I₉₂₊在节点n91处生成，并且相加的电流k₁I_91-和k₂I_92-在节点n92处生成。因此，包括正侧相加的电流k₁I₉₁₊和k₂I₉₂₊以及负侧相加的电流k₁I_91-和k₂I_92-的差分信号是经历了由无源均衡器910+/910-产生的均衡的输入信号。

相加的电流k₁I₉₁₊和k₂I₉₂₊对PMOS P91的漏极放电，并且相加的电流k₁I_91-和k₂I_92-对PMOS P92的漏极放电。由于较高的对应电流(k₁I₉₁₊+k₂I₉₂₊)或(k₁I_91-+k₂I_92-)所致的放电较快的PMOS P91或P92的漏极使得强臂锁存器在这样的漏极处生成低逻辑电压，并且在另一漏极处生成高逻辑电压。换言之，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(k₁I₉₁₊+k₂I₉₂₊)>(k₁I_91-+k₂I_92-)，则Vo+为高并且Vo-为低；或者

如果(k₁I₉₁₊+k₂I₉₂₊)<(k₁I_91-+k₂I_92-)，则Vo+为低并且Vo-为高。

一旦强臂锁存器检测到或生成了数据，另一锁存器(图9A中未示出)可以被操作以从强臂锁存器的正输出和负输出读取数据。时钟信号CLK此后被带到它的解除确立状态来关断NMOS N97和N98并且导通PMOS P93和P94，以禁用感测放大器的采样或限幅操作。被导通的PMOS P93和P94对PMOS P91和P92的漏极重新充电，以使强臂锁存器准备下一采样间隔。

图9B图示了根据本公开的另一方面的另一示例性接收设备940的示意图。接收设备940类似于接收设备900，但是包括基于LPF的无源均衡器而不是基于HPF的无源均衡器。

在这点上，接收设备940包括正无源均衡器组件950+和负无源均衡器组件950-。正无源均衡器组件950+进而包括正侧全通路径952+和负侧LPF 954-。负无源均衡器组件950-进而包括负侧全通路径952-和正侧LPF 954+。输入信号的正分量Vi+被施加到正侧全通路径952+和正侧LPF 954+。输入信号的负分量Vi-被施加到负侧全通路径952-和负侧LPF 954-。

NMOS N93基于输入差分信号的正分量Vi+生成电流k₁I₉₁₊。NMOS N94基于输入差分信号的负分量Vi-生成电流k₁I_91-。NMOS N95基于输入差分信号的经低通滤波的负分量生成电流k₂I_92-。而且，NMOS N96基于输入差分信号的经低通滤波的正分量生成电流k₂I₉₂₊。电流k₁I₉₁₊和k₂I_92-在节点n91处相加，并且电流k₁I_91-和k₂I₉₂₊在节点n92处相加。

由于节点n91和n92处的相加电流分别基于输入信号的相反极性，所以节点n91和n92处的差分信号基于全通路径和LPF的输出的差。因此，包括正侧相加的电流k₁I₉₁₊和k₂I_92-以及负侧相加的电流k₁I_91-和k₂I₉₂₊的差分信号是经历了由无源均衡器950+/950-产生的均衡的输入信号。

在这种配置中，输出信号的正和负分量Vo+和Vo-可以由以下关系给出：

如果(k₁I₉₁₊+k₂I_92-)>(k₁I_91-+k₂I₉₂₊)，则Vo+为高并且Vo-为低；或者

如果(k₁I₉₁₊+k₂I_92-)<(k₁I_91-+k₂I₉₂₊)，则Vo+为低并且Vo-为高。

图10图示了根据本公开的另一方面的示例性可编程高通滤波器(HPF)1000的示意图。HPF 1000可以是本文描述的任何HPF的示例性详细实施方式。HPF 1000包括正组件1010+，其被配置为对输入差分数据信号的正分量Vi+进行高通滤波以生成经滤波的差分信号的正分量Vh+。HPF 1000包括负组件1010-，其被配置为对输入差分数据信号的负分量Vi-进行高通滤波以生成经滤波的信号的负分量Vh-。如先前讨论的，经滤波的信号的正和负分量Vh+和Vh-被施加到感测放大器的输入电路的对应晶体管。

HPF 1000的正组件1010+包括在第一端口和第二端口之间的与可选择的电阻器R10、R11、R12和R13的集合串联耦合的电容器C1，第一端口被配置为接收输入差分信号的正分量Vi+，第二端口被配置为接收共模电压Vcom。为了使得电阻器的集合可选择，正HPF组件1010+包括分别与电阻器R10、R11、R12和R13并联耦合的开关N10、N11、N12和N13的对应集合。在这个示例中，开关N10、N11、N12和N13被配置作为NMOS器件，但是也可以被配置作为PMOS器件。控制信号SEL0、SEL1、SEL2和SEL3的集合被施加到开关N10、N11、N12和N13的栅极，以控制它们相应的导通或截止状态。因此，HPF 1000的正组件1010+的频率响应可以经由控制信号SEL0、SEL1、SEL2和SEL3来配置。

类似地，HPF 1000的负组件1010-包括在第三端口和第二端口的之间与可选择的电阻器R10、R11、R12和R13的集合串联耦合的电容器C1，第三端口被配置为接收输入差分信号的负分量Vi-，第二端口被配置为接收共模电压Vcom。为了使得电阻器的集合可选择，负HPF组件1010-包括分别与电阻器R10、R11、R12和R13并联耦合的开关N10、N11、N12和N13的对应集合。在这个示例中，开关N10、N11、N12和N13被配置作为NMOS器件，但是也可以被配置作为PMOS器件。控制信号SEL0、SEL1、SEL2和SEL3的集合被施加到开关N10、N11、N12和N13的栅极，以控制它们相应的导通或截止状态。因此，HPF 1000的负组件1010-的频率响应可以经由控制信号SEL0、SEL1、SEL2和SEL3来配置。

经滤波的信号的正分量Vh+和负分量Vh-在对应的电容器C1与对应的电阻器R10之间的对应节点处生成。一般而言，正和负组件1010+和1010-的电容器C1被配置为具有基本上相同的电容。类似地，正和负组件1010+和1010-的电阻器R10、R11、R12和R13被配置为分别具有基本上相同的电阻。此外，正和负组件1010+和1010-的控制信号SEL0、SEL1、SEL2和SEL3可以被配置为分别具有相同的状态。

图11图示了根据本公开的另一方面的示例性可编程低通滤波器(HPF)1100的示意图。LPF 1100可以是本文描述的任何LPF的示例性详细实施方式。LPF 1100包括正组件1110+，其被配置为对输入差分数据信号的正分量Vi+进行低通滤波以生成经滤波的差分信号的正分量Vh+。LPF 1100包括负组件1110-，其被配置为对输入差分数据信号的负分量Vi进行低通滤波以生成经滤波的信号的负分量Vh-。如先前讨论的，经滤波的信号的正和负分量Vh+和Vh-被施加到感测放大器的输入电路的对应晶体管。

LPF 1100的正组件1110+包括在第一端口和第二端口之间的与电容器C2串联耦合的可选择的电阻器R20、R21、R22和R23的集合，第一端口被配置为接收输入差分信号的正分量Vi+，第二端口被配置为接收共模电压Vcom。为了使得电阻器的集合可选择，正LPF组件1110+包括分别与电阻器R20、R21、R22和R23并联耦合的开关N20、N21、N22和N23的对应集合。在这个示例中，开关N20、N21、N22和N23被配置作为NMOS器件，但是也可以被配置作为PMOS器件。控制信号SEL0、SEL1、SEL2和SEL3的集合被施加到开关N20、N21、N22和N23的栅极，以控制它们相应的导通或截止状态。因此，LPF 1100的正组件1110+的频率响应可以经由控制信号SEL0、SEL1、SEL2和SEL3来配置。

LPF 1100的负组件1110-包括在第三端口和第二端口之间的与电容器C2串联耦合的可选择的电阻器R20、R21、R22和R23的集合，第三端口被配置为接收输入差分信号的负分量Vi-，第二端口被配置为接收共模电压Vcom。为了使得电阻器的集合可选择，负LPF组件1110-包括分别与电阻器R20、R21、R22和R23并联耦合的开关N20、N21、N22和N23的对应集合。在这个示例中，开关N20、N21、N22和N23被配置作为NMOS器件，但是也可以被配置作为PMOS器件。控制信号SEL0、SEL1、SEL2和SEL3的集合被施加到开关N20、N21、N22和N23的栅极，以控制它们相应的导通或截止状态。因此，LPF 1100的负组件1110-的频率响应可以经由控制信号SEL0、SEL1、SEL2和SEL3来配置。

经滤波的信号的正分量Vh+和负分量Vh-在对应的电阻器R23与电容器C2之间的对应节点处生成。一般而言，正和负组件1110+和1110-的电容器C2被配置为具有基本上相同的电容。类似地，正和负组件1110+和1110-的电阻器R21、R22、R23和R24被配置为分别具有基本上相同的电阻。此外，正和负组件1110+和1110-的控制信号SEL0、SEL1、SEL2和SEL3可以被配置为分别具有相同的状态。

图12图示了根据本公开的另一方面的示例性感测放大器1200的示意图。总的来说，感测放大器1200可以被配置为类似于先前讨论的接收设备400的感测放大器，除了输入晶体管中的每个输入晶体管包括可选择的晶体管的网络，如本文更详细讨论的，其可以用于校准电流偏移。另外，感测放大器1200进一步包括附加锁存器，以读出由感测放大器的强臂锁存器生成的差分电压。

特别地，感测放大器1200包括具有可选择的晶体管网络1210、1220、1230和1240的输入电路。可选择的晶体管网络1210包括PMOS PH+、PH0+至PH3+、以及PH4+至PH7+。PMOS PH+和PH0+至PH3+包括耦合在一起的源极。PMOS PH+和PH4+至PH7+包括耦合在一起的漏极。PH0+至PH3+包括分别耦合到PH4+至PH7+的源极的漏极。如先前讨论的，PMOS PH+和PH4+至PH7+包括被配置为接收无源均衡器的经高通滤波的信号的正分量Vh+的栅极。PH0+至PH3+包括被配置为分别接收控制信号S10至S13的栅极。

PMOS PH4+至PH7+的大小可以不同，诸如二进制加权的。PMOS PH+的大小可以大于PMOS PH4+至PH7+的大小，因为PMOS PH+可以被配置作为向经滤波的信号的正分量Vh+提供初级跨导增益的器件。PMOS PH4+至PH7+提供了由网络1210基于控制信号S10-S13提供的跨导增益的可选择的细化。控制信号S10-S13选择性地导通PMOS PH0+至PH3+以启用对应的PMOS PH4+至PH7+，从而网络1210的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S10-S13可以被选择或调节以基本上校准与感测放大器1200相关联的电流偏移。

类似地，可选择的晶体管网络1240包括PMOS PH-、PH0-至PH3-、以及PH4-至PH7-。PMOS PH-和PH0-至PH3-包括耦合在一起的源极。PMOS PH-和PH4-至PH7-包括耦合在一起的漏极。PH0-至PH3-包括分别耦合到PH4-至PH7-的源极的漏极。如先前讨论的，PMOS PH-和PH4-至PH7-包括被配置为接收无源均衡器的经高通滤波的信号的负分量Vh-的栅极。PH0-至PH3-包括被配置为分别接收控制信号S30至S33的栅极。

PMOS PH4-至PH7-的大小可以不同，诸如二进制加权的。PMOS PH-的大小可以大于PMOS PH4-至PH7-的大小，因为PMOS PH-可以被配置作为向经滤波的信号的负分量Vh-提供初级跨导增益的器件。PMOS PH4-至PH7-提供了由网络1240基于控制信号S30-S33提供的跨导增益的可选择的细化。控制信号S30-S33选择性地导通PMOS PH0-至PH3-以启用对应的PMOS PH4-至PH7-，从而网络1240的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S30-S33可以被选择或调节以基本上校准与感测放大器1200相关联的电流偏移。

类似地，可选择的晶体管网络1220包括PMOS PD+、PD0+至PD3+、以及PD4+至PD7+。PMOS PD+和PD0+至PD3+包括耦合在一起的源极。PMOS PD+和PD4+至PD7+包括耦合在一起的漏极。PD0+至PD3+包括分别耦合到PD4+至PD7+的源极的漏极。如先前讨论的，PMOS PD+和PD4+至PD7+包括被配置为接收无源均衡器的全通路径的正分量Vd+的栅极。PD0+至PD3+包括被配置为分别接收控制信号S50至S53的栅极。

PMOS PD4+至PD7+的大小可以不同，诸如二进制加权的。PMOS PD+的大小可以大于PMOS PD4+至PD7+的大小，因为PMOS PD+可以被配置作为向全通路径信号的正分量Vd+提供初级跨导增益的器件。PMOS PD4+至PD7+提供了由网络1220基于控制信号S50-S53提供的跨导增益的可选择的细化。控制信号S50-S53选择性地导通PMOS PD0+至PD3+以启用对应的PMOS PD4+至Pd7+，从而网络1220的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S50-S53可以被选择或调节以基本上校准与感测放大器1200相关联的电流偏移。

类似地，可选择的晶体管网络1230包括PMOS PD-、PD0-至PD3-、以及PD4-至PD7-。PMOS PD-和PD0-至PD3-包括耦合在一起的源极。PMOS PD-和PD4-至PD7-包括耦合在一起的漏极。PD0-至PD3-包括分别耦合到PD4-至PD7-的源极的漏极。如先前讨论的，PMOS PD-和PD4-至PD7-包括被配置为接收无源均衡器的全通路径的负分量Vd-的栅极。PD0-至PD3-包括被配置为分别接收控制信号S70至S73的栅极。

PMOS PD4-至PD7-的大小可以不同，诸如二进制加权的。PMOS PD-的大小可以大于PMOS PD4-至PD7-的大小，因为PMOS PD-可以被配置作为向全通路径信号的负分量Vd-提供初级跨导增益的器件。PMOS PD4-至PD7-提供了由网络1230基于控制信号S70-S73提供的跨导增益的可选择的细化。控制信号S70-S73选择性地导通PMOS PD0-至PD3-以启用对应的PMOS PD4-至PD7-，从而网络1230的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S70-S73可以被选择或调节以基本上校准与感测放大器1200相关联的电流偏移。

感测放大器1200进一步包括具有交叉耦合的反相器P12-N11和P13-N12的强臂锁存器。也就是说，反相器P12-N11具有耦合到反相器P13-N12的输入(在P13和N12的栅极处)的输出(在P12和N11的漏极处)，并且反相器P13-N12具有耦合到反相器P11-N13的输入(在P13和N12的栅极处)的输出(在P13和N12的漏极处)。PMOS P12的源极耦合到网络1210的PH+和PH4+至PH7+的漏极、以及网络1220的PD+和PD4+至PD7+的漏极。PMOS P13的源极耦合到网络1240的PH-和PH4-至PH7-的漏极、以及网络1230的PD-和PD4-至PD7-的漏极。NMOS N11和N12的源极耦合到接地。

感测放大器1200进一步包括用于选择性地启用感测放大器的操作以对输入差分信号进行采样的电路系统。启用/禁用电路系统包括PMOS P11以及NMOS N13和N14。PMOS P11包括耦合到正电压轨VDD的源极、被配置为接收时钟信号的栅极、以及漏极，漏极耦合到网络1210的PMOS PH+和PH0+至PH3+的源极、网络1220的PMOS PD+和PD0+至PD3+的源极、网络1230的PMOS PD-和PD0-至PD3-的源极、以及网络1240的PMOS PH-和PH0-至PH3-的源极。NMOS N13和N14包括耦合到锁存器NMOS N11和N12的相应漏极的漏极、被配置为接收时钟信号的栅极、以及耦合到接地的源极。

感测放大器1200的操作类似于接收设备400的感测放大器的操作。感测放大器1200被配置为在反相器P12-N11和P13-N12的相应输出处生成中间输出差分信号Voi+和Voi-。感测放大器1200进一步包括锁存器1250，以读出中间输出差分信号Voi+和Voi-并且生成输出差分信号Vo+和Vo-。

尽管感测放大器1200已经被描述为与基于HPF的无源均衡器对接，但是将理解，感测放大器1200可以被配置为与基于LPF的无源均衡器对接。在这点上，经低通滤波的信号的负分量被施加到PMOS PH+和PH4+至PH7+，并且经低通滤波的信号的正分量被施加到PMOS PH-和PH4-至PH7-。感测放大器1200的其他部分将保持不变。

图13图示了根据本公开的另一方面的示例性感测放大器1300的示意图。总的来说，感测放大器1300是先前讨论的感测放大器1200的n版本。

特别地，感测放大器1300包括具有可选择的晶体管网络1310、1320、1330和1340的输入电路。可选择的晶体管网络1310包括NMOS NH+、NH0+至NH3+、以及NH4+至NH7+。NMOS NH+和NH0+至NH3+包括耦合在一起的漏极。NMOS NH+和NH4+至NH7+包括耦合在一起的源极。NH0+至NH3+包括分别耦合到NH4+至NH7+的漏极的源极。如先前讨论的，NMOS NH+和NH4+至NH7+包括被配置为接收无源均衡器的经高通滤波的信号的正分量Vh+的栅极。NH0+至NH3+包括被配置为分别接收控制信号S10至S13的栅极。

NMOS NH4+至NH7+的大小可以不同，诸如二进制加权的。NMOS NH+的大小可以大于NMOS NH4+至NH7+的大小，因为NMOS NH+可以被配置作为向经滤波的信号的正分量Vh+提供初级跨导增益的器件。NMOS NH4+至NH7+提供了由网络1310基于控制信号S10-S13提供的跨导增益的可选择的细化。控制信号S10-S13选择性地导通NMOS NH0+至NH3+以启用对应的NMOS NH4+至NH7+，从而网络1310的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S10-S13可以被选择或调节以基本上校准与感测放大器1300相关联的电流偏移。

类似地，可选择的晶体管网络1340包括NMOS NH-、NH0-至NH3-、以及NH4-至NH7-。NMOS NH-和NH0-至NH3-包括耦合在一起的漏极。NMOS NH-和NH4-至NH7-包括耦合在一起的源极。NH0-至NH3-包括分别耦合到NH4-至NH 7-的漏极的源极。如先前讨论的，NMOS NH-和NH4-至NH7-包括被配置为接收无源均衡器的经高通滤波的信号的负分量Vh-的栅极。NMOS NH0-至NH3-包括被配置为分别接收控制信号S30至S33的栅极。

NMOS NH4-至NH7-的大小可以不同，诸如二进制加权的。NMOS NH-的大小可以大于NMOS NH4-至NH7-的大小，因为NMOS NH-可以被配置作为向经滤波的信号的负分量Vh-提供初级跨导增益的器件。NMOS NH4-至NH7-提供了由网络1340基于控制信号S30-S33提供的跨导增益的可选择的细化。控制信号S30-S33选择性地导通NMOS NH0-至NH3-以启用对应的NMOS NH4-至NH7-，从而网络1340的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S30-S33可以被选择或调节以基本上校准与感测放大器1300相关联的电流偏移。

类似地，可选择的晶体管网络1320包括NMOS ND+、ND0+至ND3+、以及ND4+至ND7+。NMOS ND+和ND0+至ND3+包括耦合在一起的漏极。NMOS ND+和ND4+至ND7+包括耦合在一起的源极。ND0+至ND3+包括分别耦合到ND4+至ND7+的漏极的源极。如先前讨论的，NMOS ND+和ND4+至ND7+包括被配置为接收无源均衡器的全通路径的正分量Vd+的栅极。ND0+至ND3+包括被配置为分别接收控制信号S50至S53的栅极。

NMOS ND4+至ND7+的大小可以不同，诸如二进制加权的。NMOS ND+的大小可以大于NMOS ND4+至ND7+的大小，因为NMOS ND+可以被配置作为向全通路径信号的正分量Vd+提供初级跨导增益的器件。NMOS ND4+至ND7+提供了由网络1320基于控制信号S50-S53提供的跨导增益的可选择的细化。控制信号S50-S53选择性地导通NMOS ND0+至Nd3+以启用对应的NMOS Nd4+至ND7+，从而网络1320的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S50-S53可以被选择或调节以基本上校准与感测放大器1300相关联的电流偏移。

类似地，可选择的晶体管网络1330包括NMOS ND-、ND0-至ND3-、以及ND4-至ND7-。NMOS ND-和ND0-至ND3-包括耦合在一起的漏极。NMOS ND-和ND4-至ND7-包括耦合在一起的源极。ND0-至ND3-包括分别耦合到ND4-至ND7-的漏极的源极。如先前讨论的，NMOS ND-和ND4-至ND7-包括被配置为接收无源均衡器的全通路径的负分量Vd-的栅极。ND0-至ND3-包括被配置为分别接收控制信号S70至S73的栅极。

NMOS ND4-至ND7-的大小可以不同，诸如二进制加权的。NMOS ND-的大小可以大于NMOS ND4-至ND7-的大小，因为NMOS ND-可以被配置作为向全通路径信号的负分量Vd-提供初级跨导增益的器件。NMOS ND4-至ND7-提供了由网络1330基于控制信号S70-S73提供的跨导增益的可选择的细化。控制信号S70-S73选择性地导通NMOS ND0-至ND3-以启用对应的NMOS ND4-至ND7-，从而网络1330的总跨导增益可以被设置或控制。如本文更详细讨论的，控制信号S70-S73可以被选择或调节以基本上校准与感测放大器1300相关联的电流偏移。

感测放大器1300进一步包括具有交叉耦合的反相器P21-N21和P22-N22的强臂锁存器。也就是说，反相器P21-N21具有耦合到反相器P22-N22的输入(在P22和N2的栅极处)的输出(在P21和N21的漏极处)，并且反相器P22-N22具有耦合到反相器P21-N21的输入(在P21和N21的栅极处)的输出(在P22和N22的漏极处)。PMOS P21和P22的源极耦合到正电压轨VDD。NMOS N21的源极耦合到网络1310的NH+和NH0+至NH3+的漏极、以及网络1320的ND+和ND0+至ND3+的漏极。NMOS N22的源极耦合到网络1340的NH-和NH0-至NH3-的漏极、以及网络1330的ND-和ND0-至ND3-的漏极。

感测放大器1300进一步包括用于选择性地启用感测放大器的操作以对输入差分信号进行采样的电路系统。启用/禁用电路系统包括PMOS P23和P24、以及NMOS N23。PMOS P23和P24包括耦合到VDD的源极、被配置为接收时钟信号CLK的栅极、以及锁存器PMOS P21和P22的相应漏极。NMOS N23包括漏极，漏极耦合到网络1310的NMOS NH+和NH4+至NH7+的源极、网络1320的NMOS ND+和ND4+至ND7+的源极、网络1330的NMOS ND-和ND4-至ND7-的源极、以及网络1340的NMOS NH-和NH4-至NH7-的源极。

感测放大器1300的操作类似于接收设备500的感测放大器的操作。感测放大器1300被配置为在反相器P22-N22和P21-N21的相应输出处生成中间输出差分信号Voi+和Voi-。感测放大器1300进一步包括锁存器1350，以读出中间输出差分信号Voi+和Voi-并且生成输出差分信号Vo+和Vo-。

尽管感测放大器1300已经被描述为与基于HPF的无源均衡器对接，但是将理解，感测放大器1300可以被配置为与基于LPF的无源均衡器对接。在这点上，经低通滤波的信号的负分量被施加到NMOS NH+和NH4+至NH7+，并且经低通滤波的信号的正分量被施加到NMOS NH-和NH4-至NH7-。感测放大器1300的其他部分将保持不变。

图14A图示了根据本公开的另一方面的基本上校准感测放大器中的电流偏移的示例性方法1400的流程图。方法1400参考感测放大器1200被描述；但是它适用于感测放大器1300。

校准电流偏移的一般概念是，当输入差分信号的正和负分量Vi+和Vi-两者被设置为共模电压Vcom时，与感测放大器的正信号侧相关联的相加电流应当基本上等同于与负信号侧相关联的相加电流。然而，归因于感测放大器中的不完美，与正信号侧相关联的相加电流不等同于与负信号侧相关联的相加电流。本文描述的基本上校准电流偏移的方法试图根据由各种输入晶体管网络提供的跨导增益的分辨率，来使正侧电流和负侧电流相等。

特别地，方法1400包括将共模电压Vcom施加到与全通跨导增益相关联的晶体管的输入(栅极)(框1402)。关于感测放大器1200，这些晶体管包括PMOS PD+、PMOS PD4+至PD7+、PD-、以及PD4-至PD7-。方法1400进一步包括将选择信号S50-S53以及S70-S73设置为VDD，以关断与全通路径相关联的所有选择晶体管(框1404)。关于感测放大器1200，这些晶体管包括PMOS PD0+至PD3+以及PD0-至PD3-。

框1402和框1404的操作将初始化输入晶体管网络1220和1230，用于基本上校准与全通路径信号相关联的电流偏移。也就是说，相同的电压Vcom被施加到输入晶体管网络1220和1230的正侧和负侧两者。而且，与精细跨阻抗增益调节相关联的晶体管被控制信号S50-S53和S70-S73禁用，从而输入晶体管网络1220和1230两者提供它们相应的最小跨导增益(例如，分别由PMOS PD+和PMOS PD-提供的跨导增益)。

方法1400进一步包括将VDD施加到与高通滤波器相关联的所有晶体管的输入(栅极)(框1406)。关于感测放大器1200，这些晶体管包括PMOS PH+、PMOS PH0+至PH7+、PH-、以及PH0-至PH7-。这个操作被执行以禁用与高通滤波器相关联的输入晶体管网络1210和1240，因为电流偏移校准的第一阶段针对全通路径被执行。

方法1400进一步包括启用感测放大器，确定输出Vo+和Vo-的状态，以及禁用感测放大器(框1408)。关于感测放大器1200，感测放大器1200通过确立时钟信号(例如，将它设置为低逻辑电压(例如，接地))而被启用。如先前讨论的，输出Vo+和Vo-的状态基于正侧电流I₊或负侧电流I_-中的哪个较大。如果正侧电流I₊大于负侧电流I_-，则输出Vo+和Vo-的状态分别为高和低。相反地，如果负侧电流I_-大于正侧电流I₊，则输出Vo+和Vo-的状态分别为低和高。感测放大器1200通过解除确立时钟信号(例如，将它设置为高逻辑电压(例如，VDD))而被禁用。

方法1400进一步包括依据框1408的操作来启用与稳定到低状态的输出Vo+或Vo-相关联的全通路径的选择晶体管(或另一选择晶体管)(框1410)。例如，关于感测放大器1200，如果输出Vo+稳定到低状态，则选择晶体管PD0+至PD3+中的一个选择晶体管将通过把选择信号S50-S53中对应的一个选择信号设置为接地而被启用。相反地，如果输出Vo-稳定到低状态，则选择晶体管PD0-至PD3-中的一个选择晶体管将通过把选择信号S70-S73中对应的一个选择信号设置为接地而被启用。

在精细调节跨导晶体管被配置作为二进制加权的晶体管、并且框1410中指定的操作第一次被执行(例如，迭代i＝1)的情况下，则与二进制加权的晶体管的最低有效位(LSB)一相关联的选择晶体管被启用，以使得由对应网络1220或1230生成的电流以最小电流分辨率被递增。例如，关于感测放大器1200，如果PMOS PD4+/PD4-至PD7+/PD7-从最小到最大地被定大小，则基于框1408中输出Vo+或Vo-中的哪个稳定到低状态，PMOS PD0+或PD0-被启用以将PD4+或PD4-的跨导增益添加到网络1220或1230。

方法1400进一步包括启用感测放大器，确定输出Vo+和Vo-的状态，以及禁用感测放大器(框1412)。然后，根据方法1400，确定输出Vo+和Vo-是否改变状态(框1414)。如果输出没有改变状态，则根据方法1400，框1410、框1412和框1414的操作依据附加迭代(i＝i+1)再次被重复。在这点上，框1410中指定的操作启用与当前迭代i指示的二进制数相关联的选择晶体管。

如果输出在框1414中改变，则根据方法1400，选择晶体管根据当前设置i或先前设置i-1而被设置(框1416)。这意味着，与全通路径相关联的正侧电流I₊被等同于与全通路径相关联的负侧电流I_-，达到输入晶体管网络1220和1230的最小电流分辨率之内。下面提供基本上校准与经滤波的信号相关联的电流偏移的几个示例。

图14B-1图示了根据本公开的另一方面的基本上校准感测放大器中的电流偏移的另一示例性方法1430的流程图。方法1430用于校准与经滤波的信号相关联的电流偏移。方法1430在共模电压被施加到与全通路径相关联的输入晶体管网络时被执行，并且与全通路径相关联的输入晶体管网络依照根据方法1400执行的校准而被配置。

特别地，方法1430包括将共模电压Vcom施加到与全通跨导增益相关联的晶体管的输入(栅极)(框1432)。如先前关于感测放大器1200所讨论的，这些晶体管包括PMOS PD+、PMOS PD4+至PD7+、PD-、以及PD4-至PD7-。方法1430进一步包括根据依照方法1400执行的校准来设置选择信号S50-S53和S70-S73(框1434)。

方法1430进一步包括将共模电压施加到与高通滤波器相关联的跨导增益晶体管的输入(栅极)(框1436)。关于感测放大器1200，这些晶体管包括PMOS PH+、PH4+至PH7+、PH-、以及PH4-至PH7-。方法1430进一步包括将选择信号S10-S13和S30-S33设置为VDD，以关断与高通滤波器相关联的所有选择晶体管(框1438)。关于感测放大器1200，这些晶体管包括PMOS PH0+至PH3+以及PH0-至PH3-。

方法1430进一步包括启用感测放大器，确定输出Vo+和Vo-的状态，以及禁用感测放大器(框1440)。方法1430进一步包括依据框1440的操作来启用与稳定到低状态的输出Vo+或Vo-相关联的高通滤波器的选择晶体管(或另一选择晶体管)(框1442)。类似于方法1400，如果这是第一次迭代i＝1，则与二进制加权的晶体管的最低有效位(LSB)一相关联的选择晶体管被启用，以使得由对应网络1210或1240生成的电流以最小电流分辨率被递增。

方法1430进一步包括启用感测放大器，确定输出Vo+和Vo-的状态，以及禁用感测放大器(框1444)。然后，根据方法1430，确定输出Vo+和Vo-是否改变状态(框1446)。如果输出没有改变状态，则根据方法1430，框1442、框1444和框1446的操作依据附加迭代(i＝i+1)再次被重复。在这点上，框1442中指定的操作启用与当前迭代i指示的二进制数相关联的选择晶体管。

如果输出在框1446中改变，则根据方法1430，选择晶体管根据当前设置i或先前设置i-1而被设置(框1448)。这意味着，与高通滤波器相关联的正侧电流I₊被等同于与高通滤波器相关联的负侧电流I_-，达到输入晶体管网络1210或1240的最小电流分辨率之内。

图14B-2图示了根据本公开的另一方面的基本上校准感测放大器中的电流偏移的又另一示例性方法1460的流程图。方法1460是用于校准与经滤波的信号相关联的电流偏移的方法1430的替换物。在这种情况下，方法1460在与全通路径相关联的输入晶体管网络被禁用时被执行。

特别地，方法1460包括将共模电压Vcom施加到与高通滤波器相关联的晶体管的输入(栅极)(框1462)。如先前关于感测放大器1200所讨论的，这些晶体管包括PMOS PH+、PMOS PH4+至PH7+、PH-、以及PH4-至PH7-。方法1460进一步包括将选择信号S10-S13和S30-S33设置为VDD，以关断与高通滤波器相关联的所有选择晶体管(框1464)。关于感测放大器1200，这些晶体管包括PMOS PH0+至PH3+以及PH0-和PH3-。

方法1460进一步包括将VDD施加到与全通路径相关联的所有晶体管的输入(栅极)(框1466)。关于感测放大器1200，这些晶体管包括PMOS PD+、PD0+至PD7+、PD-、以及PD0-至PD7-。这个操作禁用与全通路径相关联的输入晶体管网络1220和1230。

方法1460进一步包括启用感测放大器，确定输出Vo+和Vo-的状态，以及禁用感测放大器(框1468)。方法1460进一步包括依据框1468的操作来启用与稳定到低状态的输出Vo+或Vo-相关联的高通滤波器的选择晶体管(或另一选择晶体管)(框1470)。类似于方法1400，如果这是第一次迭代i＝1，则与二进制加权的晶体管的最低有效位(LSB)一相关联的选择晶体管被启用，以使得由对应网络1210或1240生成的电流以最小电流分辨率被递增。

方法1460进一步包括启用感测放大器，确定输出Vo+和Vo-的状态，以及禁用感测放大器(框1472)。然后，根据方法1460，确定输出Vo+和Vo-是否改变状态(框1474)。如果输出没有改变状态，则根据方法1460，框1470、框1472和框1474的操作依据附加迭代(i＝i+1)再次被重复。在这点上，框1470中指定的操作启用与当前迭代i指示的二进制数相关联的选择晶体管。

如果输出在框1474中改变，则根据方法1460，选择晶体管根据当前设置i或先前设置i-1而被设置(框1476)。这确保与高通滤波器相关联的正侧电流I₊被等同于与高通滤波器相关联的负侧电流I_-，达到输入晶体管网络1210或1240的最小电流分辨率之内。

图15图示了基于输入信号来检测或生成数据的示例性方法1500的流程图。方法1500包括基于输入信号生成第一信号(框1502)。本文描述的全通路径是用于基于输入信号生成第一信号的部件的示例。方法1500进一步包括对输入信号进行滤波以生成第二信号(框1504)。本文描述的高通滤波器和低通滤波器是用于对输入信号进行滤波以生成第二信号的部件的示例。

方法1500进一步包括生成与第一和第二信号的组合相关的第三信号(框1506)。本文描述的被配置为生成相加电流的感测放大器的输入电路是用于生成与第一和第二信号的组合相关的第三信号的部件的示例。另外，方法1500包括基于第三信号生成数据(框1508)。本文描述的强臂锁存器是基于第三信号生成数据的示例。

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