一种德尔塔调制器及其模数转换器的制作方法

本发明涉及德尔塔(δ)调制器，特别涉及一种基于逐次逼近模数转换器(saradc)的德尔塔(δ)调制器。

背景技术：

现有的δ调制器包括模拟输入端、减法模块、量化模块、累加模块、数字模拟转换模块和数字输出端，其结构图如图1所示，δ调制器可以得到如图所示的两个数字输出，分别对应相邻时刻模拟输入的差值和模拟输入本身。其中减法模块一般用带有反馈的运算放大器实现；量化模块用模数转换器(adc)来实现；而数字模拟转换模块可以采用如电流舵和电荷再分配等结构数字模拟转换器(dac)。放大器需要消耗较高的能量，而dac需要额外的参考电路，总功耗很高。另外较多的模块也必然增加了芯片面积，这些都限制了δ调制器在低功耗应用中的使用。

技术实现要素：

为解决上述问题，本发明提出一种δ调制器，其采用复用量化器的方法来减少减法模块和dac模块，以降低功耗和面积。

本发明提供一种δ调制器，包括：输入模块，用于输入模拟信号；输入模块，用于输入第一模拟信号；转换模块，连接于所述输入模块，用于将上次的数据结果转换为第二模拟信号，也用于计算所述第一模拟信号和所述第二模拟信号的差值，还用于将所述差值转化为数字信号；控制模块，连接于所述转换模块，用于控制转换模块的转换或计算；累加模块，连接于所述转换模块，用于将数字信号进行累加，得到最终数据结果；输出模块，连接于所述转换模块和所述累加模块，用于将数字信号和最终数据结果进行输出；通过控制模块，复用转换模块实现量化、减法和数模转换的功能，从而减少模块、减少面积。

优选地，所述转换模块包括电荷分享逐次逼近模数转换器，所述电荷分享逐次逼近模数转换器包括：单调式的电容切换逐次逼近模数转换器、基于共模电压的逐次逼近模数转换器、分裂电容逐次逼近模数转换器。

进一步地优选，所述单调式的电容切换逐次逼近模数转换器包括两组电容阵列、两组反向开关、比较器和逐次逼近逻辑控制单元。

优选地，所述控制模块包括两组数据选择器和两组控制逻辑单元。

优选地，所述δ调制器还包括译码电路，所述译码电路连接于所述转换模块和控制模块，用于将二进制码转为补码，并输出到控制模块，使转换模块中电容数目减少一个。

本发明还提供一种模数转换器，包括如上所述的δ调制器，还包括抽取滤波器，所述抽取滤波器连接于所述输出模块之后，用于在过采样时，实现高信噪比的模数转换器。

优选地，本发明中的抽取滤波器，根据抽取率，整个抽取窗口按照抽取率进行选择累加数据相加再做平均。

本发明还包括一种模数转换方法，包括如下步骤：s1：通过输入模块，将第一模拟信号进行输入；s2：转换模块采样所述第一模拟信号，同时控制模块控制转换模块将上次的数据结果转换成第二模拟信号；转换模块计算所述第一模拟信号和所述第二模拟信号的差值；s3：转换模块将所述差值转换成数字信号，得到数字值并通过第一输出模块输出；s4：累加模块将所述数字信号的数字值进行累加，得到最终数据结果并通过第二输出模块输出；同时最终数据结果输送到转换模块。

优选地，所述转换模块包括电荷分享逐次逼近模数转换器，所述电荷分享逐次逼近模数转换器包括：单调式的电容切换逐次逼近模数转换器、基于共模电压的逐次逼近模数转换器、分裂电容逐次逼近模数转换器。

优选地，所述步骤s2包括：

s21.转换模块中电容阵列上极板采样输入第一模拟信号；

s22.控制模块控制p侧数据选择器将上次的数据结果送到p侧反向开关，控制n侧数据选择器将上次的数据结果送到n侧反相开关；电容阵列的下级板在反相开关的控制下选择连到参考电压或者是地，以完成将德尔塔调制器上次的数据结果转换成第二模拟信号；

s23.转换模块中电容阵列上极板悬空，下级板全部切换到参考电压，以完成第一模拟信号和第二模拟信号的减法运算；

优选地，所述步骤s3包括：

转换模块以逐次逼近的方式将s2中在电容阵列上极板产生的电压差值转换成数字信号，得到数字值并通过第一输出模块输出；

优选地，所述步骤s4包括：

s41.累加模块将所述数字信号的数字值进行累加，得到最终数据结果并通过第二输出模块输出；

s42.最终数据结果输送到p侧的数据选择器，经过反相器送到n侧的数据反相器。

优选地，所述方法在过采样时，转换模块根据过采样率的大小，在控制模块的控制下，跳过高位电容，从次高位电容开始转换。

优选地，所述步骤s42包括：最终数据结果经译码电路转为补码输送到p侧的数据选择器，经过反相器送到n侧的数据反相器。

优选地，所述方法还包括：s5.当调制器工作在n倍过采样率时，通过抽取滤波器，对最终数据结果进行累加。

本发明的有益效果：本发明通过控制模块来控制转换模块，既能将模拟信号转换为数字信号，又能将数字信号转换为模拟信号，还能计算相邻时刻模拟输入的差值。通过控制电路，复用转换模块，实现量化、减法和数模转换等多种功能，从而减小面积，降低功耗。

在进一步的优选方案中还能获得更多的优点：例如：在过采样时，在控制模块的控制下，输入信号变化幅度较小，高权重值可以根据过采样率直接确定，从而转换时跳过高位电容，减少转换次数。又如：通过增加译码电路，将电容阵列中的电容减小一位，使得电容阵列面积减小一半，功耗进一步大大降低。

附图说明

图1为本发明背景技术的δ调制器结构示意图。

图2为本发明具体实施方式的δ调制器结构框架示意图。

图3a为本发明实施例1以单调式电容切换saradc为转换模块的δ调制器结构示意图。

图3b为本发明实施例1以基于共模电压的saradc为转换器的δ调制器结构示意图。

图3c为本发明实施例1以基于分裂电容saradc为转换器的δ调制器结构示意图。

图4a为本发明实施例2以单调式电容切换saradc为转换模块的δ调制器结构示意图。

图4b为本发明实施例2以基于共模电压的saradc为转换器的δ调制器结构示意图。

图4c为本发明实施例2以基于分裂电容saradc为转换器的δ调制器结构示意图。

图5为本发明实施例1和实施例2的δ调制器的工作过程示意图。

图6为本发明实施例4的模数转换器。

具体实施方式

下面结合具体实施方式并对照附图对本发明作进一步详细说明，应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

本发明提供的δ调制器，结构框架示意图如图2所示，只包括输入模块、转换模块、控制模块、累加模块和输出模块；图1所示的传统δ调制器中的减法模块、量化模块和数字模拟转换模块都通过控制模块的调控作用在转换模块中实现。

实例1

本实施例提供一种δ调制器，包括输入端、转换模块、控制模块、累加模块和输出端，其中转换模块为单调式电容切换的逐次逼近模数转换器(saradc)，其结构示意图如图3a所示，包括：两组n+1个电容的电容阵列、两组n个反向开关、比较器和逐次逼近逻辑控制单元。控制模块包括：两组数据选择器和两组控制逻辑单元；控制模块设置在逐次逼近模数转换器到输出端的路径上，数据选择器在一定的控制逻辑单元的控制下，选择逐次逼近逻辑控制单元输出和数字积分器输出中的一组数据，送到反相开关中。累加模块为数字域积分器。

如图5所示，δ调制器工作过程需要n+3个时钟周期完成一次转换。这个时钟为δ调制器外部给的控制时钟。其在周期1进行采样和数字模拟转换，即将δ调制器的差分模拟输入信号采样到电容阵列的上极板，并在电容阵列下级板进行数字模拟转换；在周期2进行减法运算；在周期3到周期n+2，saradc开始对经过周期2减法得到的结果进行转换，得到n-1比特数据；在第n+3个周期积分器对saradc转换结果进行累加积分得到最终的n比特数据。

在周期1中，图3a的实现方式(以下简称为方式1)，上下两组数据选择器分别选通输出信号2(设为l[8:1])和输出信号2的反相(设为lb[8:1])。电容阵列上极板连接模拟输入信号，而下级板分别在l[8:1]和lb[8:1]的控制下连接参考电压或者地。这样电容阵列上极板就采样了模拟输入信号，同时下级板也将调制器上次的数字输出转换成模拟信号。这样在可以省去传统δ调制器中的数字模拟转换器，大大地降低了功耗和面积。同时采样和数字模拟转换同时进行可以加快速度。

在周期2中，图转换器中电容阵列上极板悬空，下级板切换到参考电压节点。这样在上极板上产生电压vp和vn，其差值为：

这样就完成了减法运算。相较于传统的δ调制器，没有额外的如运算放大器等模块，能够显著的降低功耗。

在周期3到周期n+2，逐次逼近逻辑控制转换器，从高位电容开始逐次逼近周期2中产生的vp-vn，以将这个差值转换成数字信号，即输出1.

在周期n+3，累加器将转换器的输出结果进行累加，得到δ调制器的输出2.同时输出2和输出2的反相信号分别送到上下两组数据选择器输入端。

以上对实施例1进行了说明，图3a所示的是以电容单调式切换saradc为转换模块的δ调制器。但本实施例还可以有一些变型的方式，例如如图3b所示的以基于共模电压的saradc为转换模块的δ调制器和如图3c所示的以分裂电容saradc为转换模块的δ调制器。

实例2

如图4a所示，在图3a所示的δ调制器的基础上增加译码电路，转换器中电容阵列电容数目和反向开关数目都减少一个，这样电容阵列面积减小了50％，同时功耗也降低了50％。其工作过程仍然如图5所示，需要n+3个周期完成一次转换。与方式1不同的是在周期n+3，当输出信号2的高位l[n]为’1’时，图5的实现方式(以下简称为方式2)，上面一组数据选择器选通l[n:1]，下面一组数据选择器选通逻辑信号‘1’；当l[n]为’0’时，上面一组数据选择器选通逻辑信号‘1’，下面一组数据选择器选通输出信号2的补码(设为lc[n:1])。在周期1电容阵列上极板连接模拟输入信号，而下级板分别在l[n:1]和lc[n:1]的控制下连接参考电压和地。在周期2电容阵列上极板悬空，下级板切换到参考电压后，电容阵列上极板电压vp和vn的差值为：

这样同方式1，在周期2完成了数字模拟转换和减法运算。在周期3到周期n+2同方式1，转换模块在逐次逼近逻辑控制下，从高位电容开始将这个差值转换成数字信号得到输出1。

同样，在如图3b所示的以基于共模电压的saradc为转换模块的δ调制器的基础上也可增加译码电路，如图4b所示；在如图3c所示的以分裂电容saradc为转换模块的δ调制器的基础上也可增加译码电路，如图4c所示。

实施例3

实施例1和实施例2的δ调制器，其工作过程都分为采样阶段、做差(减法)阶段、转换(量化)阶段和累加阶段。转换阶段的工作方式有两种情况：一是在奈奎斯特采样下，saradc从对应高位电容开始转换；二是在有一定的过采样率下，saradc可以根据过采样率跳过高位电容。如当有8倍过采样时，可以分别从图3a、图3b和图3c的cn-1开始转换，从图4a、图4b和图4c的cn-2开始转换，从而减少了一个周期，提高了转换速度。

实施例4

本实施例提供一种模数转换器，如图6所示，在实施例1和实施例2中的δ调制器中输出2后附加数字抽取滤波器可以提高信噪比。所述的数字抽取滤波器可以采用传统结构，也可以采用如下所述的新结构。以δ调制器工作在4倍过采样率为例。设δ调制器的输出为datan，其中下角标n为时刻n的数字输出。传统结构的数字抽取滤波器分两步进行抽取滤波。首先进行datan+data(n+1)+data(n+2)+data(n+3)运算。然后将从每4个结果中按照固定的规律选出一个数据作为最后的输出。而本例可以采用data4n+data(4n+1)+data(4n+2)+data(4n+3)方式进行滤波，并直接完成抽取得到最后的输出。其中n取自然数。这样可以经过一次累加实现滤波器抽取，减小了面积和功耗。

以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。