专利名称：一种斩波稳定西格玛-德尔塔调制器的制作方法
技术领域：
本发明涉及西格玛-德尔塔调制器(Sigma-delta modulator,以下简称Σ Δ调制器)，特别涉及用于斩波稳定(chopper stabilization)放大器的计时时钟的改善。
背景技术：
Σ Δ调制器广泛用于消费电子音频设备和精密测量设备，如M比特音频模数转换器(ADC)。信号处理是在数字域而非模拟域进行的，随着半导体进程的提高，也就使得节电和性能提高得以实现。Σ △调制器在一个很高的频率上对输入信号进行采样，并在一个很宽的频带上扩展噪声(spread noise)。这种超取样(over-sampling)和噪声整形(noise shaping)可以提供更高的线性和动态范围。有时使用斩波稳定将噪声搬移到一个更高的频率上，然后在放大后去除噪声。在第一阶段放大器的输入之前加入一个乘法器，而在第一阶段放大起的输出上加入第二个乘法器。这些乘法器由一个斩波时钟(chopping clock)来控制。输入信号被第一乘法器调制搬移到斩波时钟的奇次谐波上。在放大器输入上的不想要的噪声仍然在一个低频上。在噪声和谐波放大后，第二乘法器将信号从奇次谐波搬回到低频带上，同时将放大的低频噪声调制搬移到它能被滤除的谐波上。因此在低频带上的信号去除了不想要的噪声。图1是一个斩波稳定Σ Δ调制器的示意图。图1是发明人想到的一个系统的方框图，不是现有技术。差分输入信号VINP、VINN是模拟信号，输入到取样保持积分模块120。 非重叠相位时钟P1、P2控制取样保持积分模块120内的开关，在Pl时连接模拟输入VINP、 VINN到取样电容，在P2时断开该模拟输入并适用反馈到该取样电容。取样电容在P2时驱动取样保持积分模块120的输出，但是在Pl时与该输出隔离。Pl即是取样阶段，而P2是积分阶段。第一阶段放大器140因为增加的输入斩波器132和输出斩波器134而稳定。当斩波时钟C2处于活动状态(active)时，斩波器132、134交换该差分信号，但是当Cl处于活动状态(active)时，则让该差分信号通过。斩波时钟C1、C2是非重叠的并在一个比相位时钟P1、P2更低的频率上运行。积分电容(图中未显示)也可以加在输入斩波器132、第一阶段放大器140和输出斩波器134的附近。第二阶段取样保持积分模块122和第二阶段放大器142以类似的方式运行，但是没有斩波器在第二阶段放大器142旁。量化器14(quantizer)是一个1_比特量化器、微分器、德尔塔函数(delta function)、比较器、或者单比特数模转换器(DAC)，其产生差分输出0UTP、0UTN反馈回到取样保持积分模块120、122。高精度Σ Δ调制器为了有更好的线性，取样保持积分模块120内的开关需要更大的导通电阻Ror^on-resistance)。对开关使用稍微大点的晶体管就可以达到较大的Ron。 但是，这些较大的晶体管也会有较大的电容值，因此当接通时，它们的沟道下就会有更多的电荷。当晶体管开关断开时，有一些电荷会推入到源极(source)节点和漏极(drain)节点。 较大的Ron需要较大的栅极尺寸(gate size)，因此有更多的电荷被推入源极节点和漏极节点。当取样保持积分模块120内的晶体管开关断开时，如在Pl或P2结束时，注入电荷 150就是不想要的被推入源极节点和漏极节点的电荷。这些注入电荷150通过输入斩波器 132，在第一阶段放大器140的输入上产生电压尖峰。然后这些电压尖峰被第一阶段放大器 140放大，导致产生错误的偏移，其会反馈回并通过第二阶段放大器142而到达输出。注入电荷150可能就在斩波时钟Cl、C2切换之前被注入，产生错误的斩波稳定。 当电荷注入发生在一个关键时刻，刚好在斩波时钟切换之前，这样会加入杂散信号(spurs) 到信号频带上。图2显示一个传统的斩波时钟计时时间安排，当刚好在斩波时钟切换之前P2时钟断开，这会产生电压尖峰。相位时钟P1、P2是非重叠的，它们控制取样保持积分模块120 (图 1)内的取样和积分。斩波时钟C1、C2也是非重叠的，但是在一个已除降的(divided-down) 频率上运行，如在相位时钟PI、P2频率的1/2或1/4频率上运行。在该传统计时上，P2降导致斩波时钟C2降，Pl升导致Cl有一些传输延迟后也升。 当P2降时，在取样保持积分模块120内的晶体管开关上出现电压尖峰152。这些电压尖峰 152出现在P2降之后、但是C2降之前、C2仍然处于活动状态时。因此注入电荷就传输通过输入斩波时钟132内的晶体管。当C2降时，然后额外的电荷(未显示)也会注入到这些相同的节点处。因此电压尖峰152被输入斩波器132和输出斩波器134调制和解调，产生无法消除的误差。图3显示另一个现有技术的斩波时钟计时，当刚好在斩波时钟切换之前Pl时钟断开，这会产生电压尖峰。请参看Groeneold的美国专利公开2010/(^89682之图4。在此现有技术计时里，Pl降导致斩波时钟C2降。然后另一个斩波时钟Cl升。最后P2升。当P1、P2都是低位时，在处于非活动状态，斩波时钟C1、C2改变。当Pl降时，在取样保持积分模块I20内的晶体管开关上出现电压尖峰154。这些电压尖峰154出现在Pl降之后、但是C2降之前、C2仍然处于活动状态时。因此注入电荷就传输通过输入斩波时钟132内的晶体管。电压尖峰IM被输入斩波器132和输出斩波器 134调制和解调，产生无法消除的误差。而且，当C2降时，然后额外的电荷(未显示)也会通过输出斩波器134的晶体管而注入到输出上。在图2和图3，当主要的相位时钟下降时，就会出现电压尖峰，因为晶体管开关闭合而注入电荷。这些电压尖峰出现在一个关键时刻，刚好在斩波时钟切换之前。因此，在这个关键时刻，电压尖峰和输入信号一同被调制和解调。期望能有一个具有改良的斩波时钟计时的Σ Δ调制器。期望有一个开关电容积分器的Σ Δ调制器，不会刚好在斩波时钟转换之前注入电荷。期望Σ Δ调制器有改善的线t生禾口噪声容限(linearity and noise margins)。
图1是一个斩波稳定Σ Δ调制器的示意图。图2显示传统的斩波时钟计时安排，因为Ρ2时钟正好在斩波时钟切换之前关闭， 这会导致电压尖峰。图3显示另一个现有技术斩波时钟计时安排，因为Pl时钟正好在斩波时钟切换之前关闭，这会导致电压尖峰。图4显示一个改善的计时安排，其中斩波时钟在相位时钟之前改变。图5是实现斩波稳定Σ Δ调制器功能的开关电容积分器的示意图。图6显示在取样阶段Pl的斩波稳定Σ Δ调制器的示意图。图7显示在积分阶段Ρ2的斩波稳定Σ Δ调制器的示意图。图8是时钟产生器的示意图，其在相位时钟之前转换斩波时钟，虽然斩波时钟是从相位时钟除降的。图9是斩波稳定Σ Δ调制器的信号性能图。
具体实施方式本发明涉及一个改进的斩波稳定Σ Δ调制器。以下描述使本领域技术人员能够依照特定应用及其要求制作和使用在此提供的本发明。所属领域的技术人员将明了对优选实施例的各种修改，且本文所界定的一般原理可应用于其它实施例。因此，本发明不希望限于所展示和描述的特定实施例，而是应被赋予与本文所揭示的原理和新颖特征一致的最广范围。本发明已经认识到现有技术里的斩波时钟计时是有缺陷的，因为相位时钟刚好早斩波时钟改变之前关掉，会有注入电荷。而该注入电荷出现在一个关键时刻，正是当节点电压需要是稳定的时刻。本发明还认识到可以改变斩波时钟计时，以使得来自相位时钟的电荷在改变斩波时钟之后(在关键时刻过去之后)被注入。那么该电路需要较长的时间从注入电荷中恢复过来。图4显示一个改善的计时时间，其中斩波时钟在相位时钟之前改变。因为斩波时钟是从相位时钟除降的(divided-down)，从较慢的时钟产生较快的时钟，这是反直觉的 (counter-intuitive) 0但是，这个反直觉的时间安排会给基于斩波器的Σ △调制器带来好处。在一个实际的电路里，斩波时钟可以被相位时钟除以一个除数2或更大，如2、4、 16、32、64等等。尽管斩波时钟C1、C2在比相位时钟P1、P2更低的频率上运行，但是斩波时钟Cl、C2在相位时钟PI、P2改变之前就转换。当斩波时钟和相位时钟都改变时，斩波时钟的边沿出现在相位时钟的边沿之前。当P2仍处于活动状态时，斩波时钟C2降，然后斩波时钟Cl升。在Cl升之后，相位时钟P2降，导致电荷注入和电压尖峰156。但是当出现电压尖峰156时斩波时钟Cl、C2 是稳定的，使得在相位时钟P1、P2下一次变化之前，允许有节点的稳定性。确实是，因为P2 降，使得刚好在电压尖峰156之后Pl升，一些注入电荷被晶体管开关(其由Pl升而控制) 吸收，而不会传输通过输入斩波器132到达第一阶段放大器140。因为Pl升，一些注入电荷被转移到新形成的沟道(newly-formed channels) 0无论如何，在下一次相位时钟改变之前，电荷共享需要较长的时间去进入稳定状态(settle)。要有足够的时间使积分进入稳定状态(for integration to settle)，用于第一阶段放大器140去运行并驱动其输出到一个稳定的数值。应该可以达到更好的线性。当斩波时钟Cl降时，C2稍微延迟点而上升，然后P2降，Pl升。当斩波时钟C1、C2 不转换时，相位时钟P1、P2产生其他边沿。可以使用一个在相位时钟P1、P2频率上运行的主时钟，来产生具有理想计时安排的所有时钟P1、P2、C1、C2，通过重新同步除降的时钟到该主时钟，然后使用控制的延迟来产生理想次序的时钟边沿，如稍后的图8所示。图5是开关电容积分器的示意图，其实现一个斩波稳定Σ Δ调制器。图4所示的斩波时钟Cl、C2和相位时钟Ρ1、Ρ2的计时安排应用到图5-图7的时钟Cl、C2、PI、Ρ2上。 特别地，在斩波时钟Cl、C2和相位时钟PI、Ρ2改变的那段时间里，斩波时钟Cl、C2在相位时钟Ρ1、Ρ2之前转换。因为相位时钟Ρ1、Ρ2的运行频率高于斩波时钟C1、C2的运行频率， 所以仍有时间当相位时钟PI、P2转换时，斩波时钟Cl、C2还保持稳定。差分输入信号VINP、VINN应用到开关42、44上，开关42、44在Pl阶段闭合，对电容器58、60充电。开关50、52在Pl阶段也是闭合，将电容器58、60的背板接地。在P2阶段，开关42、44、50、52断开，而开关M、56闭合，将存储在电容58、60上的电荷传输到运算放大器110的输入。非重叠斩波时钟Cl、C2应用到开关22、24、沈、28上， 要么传输要么反转信号到运算放大器110的反相和非反相输入上。类似的斩波开关32、34、 36、38在运算放大器110的输出上。反馈电容器102、104连接运算放大器110的输入和输出，具有增益配置kl，其中kl是电容器58和电容器102的比率。第二个取样保持积分模块通过开关62、64和电容器78、80连接到运算放大器110 的输出上，开关62、64在Pl阶段也是闭合的。接地开关70、72在Pl时是闭合的。在P2阶段，开关62、64、70、72断开，开关74、76闭合，将存储在电容器78、80上的电荷传输到第二运算放大器112的输入。反馈电容器106、108连接第二运算放大器112的输入和输出，具有增益配置k2，其中k2是电容器78和电容器106的比率。量化器14接收第二运算放大器112的输出V0P2、V0N2,并产生差分输出C0UTP、 C0UTN。一旦V0P2、V0N2之间的差值达到一个阈值，量化器14就转换C0UTP、C0UTN，驱动一个至高，另一个至低。COUTP、COUTN可以输出到一个滤波器，或者其他下游电路。COUTP、COUTN也可以反馈回第一取样保持积分模块的开关46、48，和反馈回第二取样保持积分模块的开关66、68。运算放大器110和附近的元件起到第一积分器的作用，如图1中的取样保持积分模块120，而运算放大器112及其附近的元件起到第二积分器的作用，如取样保持积分模块 122。反馈信号的加总由开关46、48提供到电容器58、60，作为第一加法器，由开关66、68提供到电容器78、80，作为第二加法器。开关22、24、洸、28执行输入斩波器132的功能，而开关32、34、36、38执行输出斩波器134的功能。这些及其他开关可以由η-沟道晶体管来实现，或者由P-沟道晶体管来实现，或者是并联的η-沟道和ρ-沟道晶体管的传输门。增益调整(scaling)可以通过电容器比率来实现。图6显示斩波稳定Σ Δ调制器在取样阶段Pl时的示意图。当Pl高而Ρ2低时， 开关42、44、50、52闭合，开关46、48、Μ、56保持断开，允许取样电容器58、60去取样模拟输入。在第二积分器，开关62、64、70、72闭合，开关66、68、74、76保持断开，允许取样电容器 78,80去取样第一积分器的输出。斩波器可以是两者中任一状态，因为斩波时钟是从相位时钟中除降的 (divided-down)，但是在次例子里Cl是高C2是低。由Cl控制的开关22J4将反馈从积分电容器102、104传输到运算放大器110的输入上，而由C2控制的开关沈、观保持断开，防止交越(cross-over)。在输出斩波器，由Cl控制的开关32、34，将运算放大器110的输出传输到第二阶段和积分电容102、104，而由C2控制的开关36、38保持断开，防止交越 (cross-over)0当P2关闭，紧接着Pl打开，斩波时钟C1、C2是稳定的，所以在取样阶段结束之前， 有整个Pl脉宽去共享注入电荷。由P2关闭引起的噪声不会被输入斩波器132和输出斩波器134调制和解调，因为出现注入电荷时斩波时钟没有变化。图7显示斩波稳定Σ Δ调制器在积分阶段Ρ2时的示意图。当Pl低而Ρ2高时， 开关42、44、50、52保持断开，开关46、48、Μ、56闭合。反馈被驱动到取样电容器58、60的一块极板上，而另一块极板通过开关Μ、56和输入斩波器(开关22、24、沈、28)连接到运算放大器110的输入上。在第二积分器上，开关62、64、70、72断开，开关66、68、74、76闭合。反馈被驱动到取样电容器78、80的一块极板上，而另一块极板通过开关74、76连接到运算放大器111的输入上。当Pl关闭，紧接着Ρ2打开，斩波时钟C1、C2是稳定的，所以在积分阶段结束之前， 有整个P2脉宽去共享注入电荷。由Pl关闭引起的噪声不会被输入斩波器132和输出斩波器134调制和解调，因为出现注入电荷时斩波时钟没有变化。线性得到提高。图8是一个时钟产生器的示意图，该时钟产生器在转化相位时钟之前转换斩波时钟，即使斩波时钟是从相位时钟除降的。主时钟CLKIN运行在相位时钟PI、P2的频率上。 触发器(flip-flop) 196、198将CLKIN除以4，产生CLKD4。图4的计时只需要其中一个触发器196、198，因为图4里斩波时钟的频率只是相位时钟频率的一半。当CLKD4是高时，逆变器194(inverter)反转CLKD4，驱动一个0信号到与非门 (NAND gate) 164，然后驱动一个1信号，传输穿过延迟线168，被逆变器192反转，驱动斩波时钟C2至低。由延迟线168的高输出被反馈回与非门162的输入，使得高CLKD4反转，传输穿过延迟线166，被逆变器190反转，驱动斩波时钟Cl至高。因此Cl和C2是非重叠的。延迟线170保证了相位时钟P1、P2是在斩波时钟C1、C2变化之后才变化的。延迟线170和其他元件的延迟量可以由电路设计者设定以确保可以达到图4的计时安排。特别地，触发器198的时钟输出延迟(clock-to-output delay)应该小于产生CLKIN的延迟加上延迟线170的延迟，才能保证斩波时钟C1、C2在相位时钟P1、P2转换之前完成转换。当CLKIN是高时，逆变器184反转来自延迟线170的延迟了的CLKIN，驱动一个0信号到与非门174的输入，然后驱动1传输通过延迟线178，再被逆变器182反转，驱动相位时钟P2至低。然后延迟线178的高输出被反馈回与非门172的一个输入，高的延迟的CLKIN 被反转，传输通过延迟线176，被逆变器180反转，驱动相位时钟Pl至高。因此P1、P2是非重叠的。图9是斩波稳定Σ Δ调制器的信号性能图。图5电路是使用图4的相位和斩波时钟的计时安排来运行的。尖峰出现在基本频率和奇次谐波上。但是，功率谱密度(PSD) 在大约50000Hz保持低位，显示良好的信噪比。信噪失真比(SNDR)是154. 3dB，精度的等效比特位数(ENOB)是21. 5比特。相比之下，使用图2的计时安排的仿真模拟，产生20. 4的 ΕΝ0Β，而使用图3的计时安排的仿真模拟，产生19. 1的ΕΝ0Β。因此改善的计时方式提高了等效精度1 2比特。
1替代实施例发明人还想到一些其他的实施例。例如时钟产生器可以由各种方法来实现，如一个或多个锁相环(PLL)、延迟线、其他类型时钟分频器、反转触发器、锁存器、或者其他安排和类型的逻辑门。虽然图8已经显示了反馈回与非门用于产生非重叠时钟，但是也可以使用仔细的计时分析，使用延迟线产生非重叠时钟，不需要反馈。相位时钟也可以称为多相位时钟。主时钟可以在另一个频率上运行，该频率被第一除数除降以触发产生相位时钟，以及被另一个较大的除数除降以触发产生斩波时钟。为了时序和管线式目的，可以在逻辑和数据路径上加入锁存器、触发器、寄存器和其他存储设备，以允许时钟同步。也可以为了各种目的而增加缓存、电容器、滤波器、电阻器和其他元件。可以不使用相位开关50、52、70、72使取样电容器的背板接地，而是使用另一个固定电压，如电源或者共模电压。通过互换反相和非反相输入，可以增加逆变，但是不改变整个功能，因此可以看成是等同的。开关可以是η沟道晶体管、P沟道晶体管，或具有并联的η沟道和P沟道晶体管的传输门，或更复杂的电路，可以是无源的或有源的，放大的或非放大的。可以反转时钟去驱动P沟道晶体管的栅极。可以使用低触发时钟(Active-low clocks)，其有非重叠的低电平脉冲，而不是非重叠的高电平脉冲。可在各种节点处添加额外组件，例如电阻器、电容器、电感器、晶体管等，且还可存在寄生组件。启用和停用所述电路或者停电时钟可用额外晶体管或以其它方式实现。可添加传送门晶体管或传输门以用于隔离。虽然已经显示了差分逻辑，但是可以使用具有固定电压的单端信号，如对补差分信号(complement differential signals)接地，或者使用真差分足各@ (true differential path)。晶体管和电容最终的尺寸可以在电路仿真或现场测试之后进行选择。可以使用金属掩膜或其他可编程部件，去确定最终的电容、电阻、或晶体管尺寸。在差分信号之间可以加入均衡开关。加法器可以加入正或负值。当加入负值时，加法器可以认为是减法器。术语“加法器”包括加法运算和减法运算。虽然在两阶段Σ Δ调制器的第一阶段已经加入斩波乘法器，但是斩波乘法器可以加在第二阶段而非第一阶段，或者是两个阶段都加入。虽然已经显示了两阶段Σ Δ调制器，但是也可以使用单阶段Σ Δ调制器，或者三阶段Σ Δ调制器。虽然描述的是Σ Δ调制器在ADC里的应用，但是Σ Δ调制器也可以使用在其他应用里。本发明背景技术部分可含有关于本发明的问题或环境的背景信息而非描述其它现有技术。因此，在背景技术部分中包括材料并不是申请人承认现有技术。本文中所描述的任何方法或工艺为机器实施或计算机实施的，且既定由机器、计算机或其它装置执行且不希望在没有此类机器辅助的情况下单独由人类执行。所产生的有形结果可包括在例如计算机监视器、投影装置、音频产生装置和相关媒体装置等显示装置上的报告或其它机器产生的显示，且可包括也为机器产生的硬拷贝打印输出。对其它机器的计算机控制为另一有形结果。已出于说明和描述的目的呈现了对本发明实施例的先前描述。其不希望为详尽的或将本发明限于所揭示的精确形式。鉴于以上教示，许多修改和变型是可能的。希望本发明的范围不受此详细描述限制，而是由所附权利要求书限制。
权利要求
1.一个斩波稳定Σ Δ调制器，包括 模拟输入；第一取样保持积分模块，其接收所述模拟输入，并接收一差分反馈信号，所述第一取样保持积分模块有第一取样电容器和第一相位开关和第一差分输出；第一运算放大器，其有第一运算放大器差分输入和第一运算放大器差分输出； 第一斩波乘法器，其连接在所述第一差分输出和第一运算放大器差分输入之间，第一斩波乘法器将第一差分输出传输到第一运算放大器差分输入上，以响应第一斩波时钟，第一斩波乘法器交换来自第一差分输出的差分信号而驱动第一运算放大器差分输入，以响应第二斩波时钟；第二斩波乘法器，其连接在第一运算放大器差分输出和一个中间差分信号之间，第二斩波乘法器将第一运算放大器差分输出传输到中间差分信号上，以响应第二斩波时钟，第二斩波乘法器交换来自第一运算放大器差分输出的差分信号以驱动中间差分信号，以响应第二斩波时钟；第二取养保持积分模块，其接收中间差分信号，并接收所述差分反馈信号，第二取养保持积分模块有第二取样电容和第二相位开关和第二差分输出；第二运算放大器，其接收所述第二差分输出并产生第二运算放大器差分输出； 均衡器，其将第二运算放大器差分输出转换为二进制比特，以产生所述差分反馈信号作为所述斩波稳定Σ Δ调制器的一个输出；第一相位时钟，其应用在所述第一相位开关和所述第二相位开关上； 第二相位时钟，其应用在所述第一相位开关和所述第二相位开关上； 时钟产生器，其产生第一斩波时钟和第二斩波时钟，作为有第二频率的非重叠时钟，其还产生第一相位时钟和第二相位时钟，作为有第一频率的非重叠时钟，第一频率是第二频率的倍数，所述时钟产生器产生的第一和第二斩波时钟的边沿出现在第一和第二相位时钟边沿之前，第一相位时钟、第二相位时钟、第一斩波时钟、 第二斩波时钟都在斩波时钟周期开始时变化； 由此，在斩波时钟周期里，斩波时钟边沿是在相位时钟边沿之前产生的。
2.如权利要求1所述的斩波稳定Σ△调制器，其中在第一取样保持积分模块里的第一相位开关切换状态之前，在第二取样保持积分模块里的第二相位开关切换状态之前，第一斩波乘法器和第二斩波乘法器互换差分信号；由此，斩波乘法器在相位开关状态变化之前是稳定的。
3.如权利要求2所述的斩波稳定ΣΔ调制器，其中时钟产生器还包括 主时钟，其运行在第一频率上；时钟分频器，其接收主时钟并将主时钟分频而产生分频时钟； 第一非重叠时钟产生器，其接收主时钟，其产生第一相位时钟和第二相位时钟，其中第一相位时钟和第二相位时钟从不在同一时间处于活动状态；第二非重叠时钟产生器，其接收主时钟，其产生第一斩波时钟和第二斩波时钟，其中第一斩波时钟和第二斩波时钟从不在同一时间处于活动状态。
4.如权利要求3所述的斩波稳定ΣΔ调制器，其中第一非重叠时钟产生器还包括 输入延迟，其用于延迟主时钟的边沿，保证第一相位时钟和第二相位时钟的边沿出现在由第二非重叠时钟产生器产生的第一斩波时钟和第二斩波时钟的边沿之后。
5.如权利要求2所述的斩波稳定ΣΔ调制器，其中每个差分信号、差分输入、差分输出包括真线(true line)和补线(complement line),还包括第一真积分电容器，其连接在第一运算放大器差分输入和第一运算放大器差分输出的真线之间；第一补积分电容器，其连接在第一运算放大器差分输入和第一运算放大器差分输出的补线之间；第二真积分电容器，其连接在第二运算放大器差分输入和第二运算放大器差分输出的真线之间；第二补积分电容器，其连接在第二运算放大器差分输入和第二运算放大器差分输出的补线之间。
6.如权利要求5所述的斩波稳定Σ△调制器，其中第一取样保持积分模块还包括 第一真取样电容器；第一补取样电容器；其中第一真取样电容器是第一取样电容器；第一真输入相位开关，其于第一相位时钟处于活动状态时，连接所述模拟输入的真线到所述第一真取样电容器的前极板；第一真固定相位开关，其于第一相位时钟处于活动状态时，应用一固定电压到所述第一真取样电容器的后极板上；第一真反馈相位开关，其于第二相位时钟处于活动状态时，连接所述差分反馈信号的真线到所述第一真取样电容器的前极板；第一真连接相位开关，其于第二相位时钟处于活动状态时，连接第一真取样电容器的后极板到第一斩波乘法器的第一差分输出的真线上；第一补输入相位开关，其于第一相位时钟处于活动状态时，连接所述模拟输入的补线到所述第一补取样电容器的前极板；第一补固定相位开关，其于第一相位时钟处于活动状态时，应用所述固定电压到所述第一补取样电容器的后极板上；第一补反馈相位开关，其于第二相位时钟处于活动状态时，连接所述差分反馈信号的补线到所述第一补取样电容器的前极板；第一补连接相位开关，其于第二相位时钟处于活动状态时，连接第一补取样电容器的后极板到第一斩波乘法器的第一差分输出的补线上。
7.如权利要求6所述的斩波稳定ΣΔ调制器，其中第二取样保持积分模块还包括 第二真取样电容器；第二补取样电容器；其中第二真取样电容器是第二取样电容器；第二真输入相位开关，其于第一相位时钟处于活动状态时，连接所述中间差分信号的真线到所述第二真取样电容器的前极板；第二真固定相位开关，其于第一相位时钟处于活动状态时，应用所述固定电压到所述第二真取样电容器的后极板上；第二真反馈相位开关，其于第二相位时钟处于活动状态时，连接所述差分反馈信号的真线到所述第二真取样电容器的前极板；第二真连接相位开关，其于第二相位时钟处于活动状态时，连接第二真取样电容器的后极板到第二运算放大器的第二差分输出的真线上；第二补输入相位开关，其于第一相位时钟处于活动状态时，连接所述中间差分信号的补线到所述第二补取样电容器的前极板；第二补固定相位开关，其于第一相位时钟处于活动状态时，应用所述固定电压到所述第二补取样电容器的后极板上；第二补反馈相位开关，其于第二相位时钟处于活动状态时，连接所述差分反馈信号的补线到所述第二补取样电容器的前极板；第二补连接相位开关，其于第二相位时钟处于活动状态时，连接第二补取样电容器的后极板到第二运算放大器的第二差分输出的补线上。
8.如权利要求6所述的斩波稳定ΣΔ调制器，其中第一真输入相位开关、第一真固定相位开关、第一真反馈相位开关、第一真连接相位开关、第一补输入相位开关、第一补固定相位开关、第一补反馈相位开关、第一补连接相位开关，每个包括η沟道晶体管，其在η沟道晶体管的栅极上接收第一相位时钟或第二相位时钟。
9.一个模数转换器ADC，包括 触发时钟；延迟，其延迟所述触发时钟，以产生延迟的触发时钟； 时钟分频器，其将所述触发时钟分频，以产生有除降频率的分频时钟； 多相位非重叠时钟产生器，其接收延迟的触发时钟，触发产生第一相位时钟和第二相位时钟，第一相位时钟和第二相位时钟有非重叠及处于活动状态的脉冲，并在第一频率上运行，第一频率是所述除降频率的倍数；斩波非重叠时钟产生器，其接收分频时钟，触发产生第一斩波时钟和第二斩波时钟，第一斩波时钟和第二斩波时钟有非重叠及处于活动状态的脉冲，并在所述除降频率上运行；其中延迟的触发时钟触发所述多相位非重叠时钟产生器，转换第一相位时钟和第二相位时钟；其中分频时钟触发所述斩波非重叠时钟产生器，转换第一斩波时钟和第二斩波时钟； 其中第一斩波时钟和第二斩波时钟的边沿出现在斩波时钟周期要早于第一相位时钟和第二相位时钟的边沿，它们是被所述触发时钟的同一边沿触发的； 模拟信号； 反馈信号；第一取样电容器，其有一前极板和一后极板；输入晶体管开关，其栅极接收所述第一相位时钟，其沟道连接所述模拟信号到所述第一取样电容器的前极板；反馈晶体管开关，其栅极接收所述第二相位时钟，其沟道连接所述反馈信号到所述第一取样电容器的前极板；连接晶体管开关，其栅极接收所述第二相位时钟，其沟道连接所述第一取样电容器的后极板到第一输入信号；第一运算放大器，其连接在第一运算放大器输入信号和第一运算放大器输出信号之间，第一运算放大器有一反相输入和一非反相输入，其接收第一运算放大器输入信号，第一输出和第二输出驱动所述第一运算放大器输出；第一斩波通过晶体管开关，其栅极接收所述第一斩波时钟，其沟道连接所述第一输入信号到所述第一运算放大器的反相输入；第一斩波交越晶体管开关，其栅极接收所述第二斩波时钟，其沟道连接所述第一输入信号到所述第一运算放大器的非反相输入；第二斩波通过晶体管开关，其栅极接收所述第一斩波时钟，其沟道连接所述第一运算放大器的第一输出到一中间信号；第二斩波交越晶体管开关，其栅极接收所述第二斩波时钟，其沟道连接所述第一运算放大器的第二输出到所述中间信号；第一积分电容器，其连接在中间信号和第一输入信号之间； 均衡器，其通过均衡一均衡器输入信号而产生所述反馈信号。
10.如权利要求9所述的模数转换器ADC，其中均衡器是1比特数模转换器DAC。
11.如权利要求9所述的模数转换器ADC，其中中间信号是均衡器输入信号。
12.如权利要求9所述的模数转换器ADC，还包括 第二取样电容器，其有一前极板和一后极板；输入晶体管开关，其栅极接收所述第一相位时钟，其沟道连接所述中间信号到所述第二取样电容器的前极板；反馈晶体管开关，其栅极接收所述第二相位时钟，其沟道连接所述反馈信号到所述第二取样电容器的前极板；连接晶体管开关，其栅极接收所述第二相位时钟，其沟道连接所述第二取样电容器的后极板到第二运算放大器输入信号；第二运算放大器，其连接在第二运算放大器输入信号和均衡器输入信号之间； 第二积分电容器，其连接在第二运算放大器输入信号和均衡器输入信号之间。
13.—个斩波Σ Δ调制器，包括时钟产生器装置，用于产生第一斩波时钟和第二斩波时钟，以及第一相位时钟和第二相位时钟；时钟边沿次序装置，其在所述时钟产生器装置内，用于产生第一斩波时钟和第二斩波时钟的边沿出现在第一相位时钟和第二相位时钟的边沿之前，第一相位时钟、第二相位时钟、第一斩波时钟、第二斩波时钟都在斩波时钟周期开始时发生改变； 其中斩波时钟周期是相位时钟周期的倍数；相位非重叠装置，其在所述时钟产生器装置内，用于产生第一相位时钟和第二相位时钟作为具有同一频率的非重叠时钟，其中第一相位时钟和第二相位时钟不是在同一时间都处于活动状态的； 模拟输入； 反馈输出；第一取样保持积分装置，用于取样所述模拟输入，用于将反馈输出积分到第一取样电容器上，第一取样电容器是由相位开关来切换的，其中当第一相位时钟处于活动状态时，模拟输入被取样，当第二相位时钟处于活动状态时，反馈输出被应用到第一取样电容器上，当第二相位时钟处于活动状态时，还用于连接第一取样电容器到第一输出； 第一放大器装置，用于放大第一放大器输入，以产生第一放大器输出； 输入斩波器装置，其连接在所述第一输出和第一放大器输入之间，当第一斩波时钟处于活动状态时，用于连接第一输出到第一放大器输入，当第二斩波时钟处于活动状态时，用于改变第一放大器输入；输出斩波器装置，其连接在所述第一放大器输出和中间输出之间，当第一斩波时钟处于活动状态时，用于连接第一放大器输出到中间输出，当第二斩波时钟处于活动状态时，用于改变中间输出；第一积分电容器装置，用于电容连接所述中间输出到所述第一输出，用于绕过所述输入斩波器装置、第一放大器装置和输出斩波器装置；其中所述中间输出是一个用于一阶Σ Δ调制器的均衡器输入；均衡器装置，用于将均衡器输入转换为一个二进制比特以产生所述反馈输出；由此，在斩波时钟周期里，斩波时钟边沿就在相位时钟边沿之前产生。
14.如权利要求13所述的斩波ΣΔ调制器，其中所述斩波Σ Δ调制器是一个二阶 Σ Δ调制器，还包括第二取样保持积分装置，用于取样所述中间输出，用于将反馈输出集成到第二取样电容器上，第二取样电容器是由相位开关来切换的，其中当第一相位时钟处于活动状态时，中间输出被取样，当第二相位时钟处于活动状态时，反馈输出被应用到第二取样电容器上，当第二相位时钟处于活动状态时，还用于连接第二取样电容器到第二输出； 第二放大器装置，用于放大第二输出，以产生所述均衡器输入； 第二积分电容器装置，用于电容连接所述第二输出到所述均衡器输入。
15.如权利要求14的斩波ΣΔ调制器，其中所述输入斩波器装置包括输入通过晶体管开关，每个都在栅极接收所述第一相位时钟，用于将所述第一输出毫无改变地传输到所述第一放大器输入；输入交叉晶体管开关，每个都在栅极接收所述第二相位时钟，用于交换第一输出上的差分信号，毫无改变地通过差分交换而驱动所述第一放大器输入； 其中所述输出斩波器装置包括输出通过晶体管开关，每个都在栅极接收所述第一相位时钟，用于将所述第一放大器输出毫无改变地传输到所述中间输出；输出交叉晶体管开关，每个都在栅极接收所述第二相位时钟，用于交换所述第一放大器输出上的差分信号，毫无改变地通过差分交换而驱动所述中间输出。
16.如权利要求15所述的斩波ΣΔ调制器，还包括斩波非重叠装置，其在所述时钟产生器装置内，用于产生所述第一斩波时钟和第二斩波时钟作为具有同一频率的非重叠时钟，其中所述第一斩波时钟和第二斩波时钟不是在同一时间都处于活动状态的。
17.如权利要求14所述的斩波ΣΔ调制器，其中所述第一取样保持积分装置还包括 第一输入相位开关，当第一相位时钟处于活动状态时，其连接所述模拟输入到所述第一取样电容器的前极板；第一反馈相位开关，当第二相位时钟处于活动状态时，其连接所述反馈输出和所述第一取样电容器的前极板；第一连接相位开关，当第二相位时钟处于活动状态时，其连接所述第一取样电容器的后极板到所述第一斩波器装置。
18.如权利要求17所述的斩波ΣΔ调制器，其中所述第一取样保持积分装置还包括 第一固定相位开关，当第一相位时钟处于活动状态时，其应用一固定电压到所述第一取样电容器的后极板上。
19.如权利要求18所述的斩波ΣΔ调制器，其中所述固定电压是接地电压。
20.如权利要求17所述的斩波ΣΔ调制器，其中所述第一输入相位开关包括η沟道晶体管，其在栅极接收所述第一相位时钟；其中第一反馈相位开关和第一连接相位开关，每个都包括η沟道晶体管，其在栅极接收所述第二相位时钟。
全文摘要
模数转换器(ADC)有斩波稳定∑Δ调制器(SDM)。SDM使用开关电容积分器去取样、保持和积分模拟输入，以响应非重叠多相位时钟。在第一阶段积分器里的运算放大器的输入和输出上加入斩波乘法器。斩波乘法器交换或传输通过差分输入，以响应非重叠斩波时钟。主时钟运行在多相位时钟的频率上，该频率除降后产生斩波时钟。延迟线保证斩波时钟边沿出现在多相位时钟边沿之前。当多相位时钟发生变化时，斩波乘法器已经切换并因此稳定了，所以由多相位时钟控制的开关上的电荷注入不会立刻被斩波乘法器调制。这样的计时安排增加了时间去响应开关上的电荷注入，提高了线性特征。
文档编号H03M3/02GK102545908SQ201210004220
公开日2012年7月4日 申请日期2012年1月9日 优先权日2011年12月1日
发明者温皓明, 王一涛, 陈桂枝 申请人:香港应用科技研究院有限公司