基于SABL逻辑的功耗平衡译码器的制作方法

本发明涉及一种译码器，尤其是涉及一种基于sabl逻辑的功耗平衡译码器。

背景技术：

近年来，由于信息安全技术的飞速发展，以密码芯片为主要部件的嵌入式设备广泛应用于网络、智能卡、智能锁等领域，为我们的日常生活带来了方便。可是，在设备进行密码算法时，密码芯片会泄露出在处理数据时造成的能量消耗，电磁辐射以及运行时间等物理信息。而攻击者可以根据这些物理信息对密码芯片进行旁道攻击，从而盗取密匙。在众多的旁道攻击方法中，差分功耗分析(dpa)是一种简单高效的攻击方法，它使密码芯片的安全性大大降低。据此，国内外学者提出了多种防御dpa攻击技术，例如基于掩码的双轨预充逻辑(maskeddual-railpre-chargelogic，mdpl)、双电压单轨动态逻辑(dual-voltagesingle-raildynamiclogic，dsdl)以及灵敏放大型逻辑(senseamplifierbasedlogic，sabl)等。上述三种技术中，dsdl由于缺少对称的下拉网络，其求值速度慢且双电压设计不利于集成；而mdpl，当mdpl的输入信号之间存在延迟差异时，它防御dpa攻击性能较差；sabl具有工作速度快和防御dpa攻击性能好等特点，相对于dsdl和mdpl优点突出，逐渐成为防御dpa攻击的常用技术。

译码器是实现将输入二进制代码转换成另一种特定状态输出的组合逻辑器件，主要分为变量译码器和显示译码器两大类。变量译码器是一种较少输入变为较多输出的器件，常见的有n线-2ⁿ线译码和8421bcd码译码两类；显示译码器用来将二进制数转换成对应的七段码，可分为驱动led和驱动lcd两类。译码器广泛应用于各种数字加密系统中，是构成逻辑运算或信息储存的关键逻辑模块。研究表明，译码器是存储器电路中能量消耗显著的部件之一，译码器输出的数据和存储的密钥(包括地址信息和数据信息)紧密相关，因此在差分功耗分析中最常利用译码器的能量消耗变化作为破解传统密码芯片。

鉴此，设计一种基于sabl逻辑的功耗平衡译码器对防御dpa攻击具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种可以防御dpa攻击的基于sabl逻辑的功耗平衡译码器。

本发明解决上述技术问题所采用的技术方案为：一种基于sabl逻辑的功耗平衡译码器，包括n个非门、2ⁿ个与非/与门和2ⁿ个或非/或门，n为大于等于1的整数；所述的非门具有时钟端、输入端、反相输入端、输出端和反相输出端，所述的与非/与门具有时钟端、n个输入端、n个反相输入端、输出端和反相输出端，所述的或非/或门具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端和反相输出端；第k个所述的非门的输出端分别与2ⁿ个所述的与非/与门的第k个输入端连接，第k个所述的非门的反相输出端分别与2ⁿ个所述的与非/与门的第k个反相输入端连接，k＝1，2，…，n；第m个所述的与非/与门的输出端和第m个所述的或非/或门的第一输入端连接，第m个所述的与非/与门的反相输出端和第m个所述的或非/或门的第一反相输入端连接，m＝1，2，…，2ⁿ；n个所述的非门的时钟端、2ⁿ个所述的与非/与门的时钟端和2ⁿ个所述的或非/或门的时钟端连接且其连接端为所述的功耗平衡译码器的时钟端；2ⁿ个所述的或非/或门的第二输入端连接且其连接端为所述的功耗平衡译码器的使能端，2ⁿ个所述的或非/或门的第二反相输入端连接且其连接端为所述的功耗平衡译码器的反相使能端；

所述的或非/或门包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第六nmos管、第七nmos管和第八nmos管；所述的第一pmos管的源极、所述的第二pmos管的源极、所述的第三pmos管的源极、所述的第四pmos管的源极和所述的第三nmos管的栅极均接入电源，所述的第一pmos管的栅极、所述的第四pmos管的栅极和所述的第八nmos管的栅极连接且其连接端为所述的或非/或门的时钟端，所述的第一pmos管的漏极、所述的第二pmos管的漏极、所述的第三pmos管的栅极、所述的第一nmos管的漏极和所述的第二nmos管的栅极连接且其连接端为所述的或非/或门的或非逻辑输出端，所述的第二pmos管的栅极、所述的第三pmos管的漏极、所述的第四pmos管的漏极、所述的第一nmos管的栅极和所述的第二nmos管的漏极连接且其连接端为所述的或非/或门的或逻辑输出端，所述的第一nmos管的源极、所述的第三nmos管的漏极、所述的第四nmos管的漏极和所述的第六nmos管的漏极连接，所述的第二nmos管的源极、所述的第三nmos管的源极和所述的第五nmos管的漏极连接，所述的第四nmos管的源极、所述的第五nmos管的源极和所述的第七nmos管的漏极连接，所述的第六nmos管的源极、所述的第七nmos管的源极和所述的第八nmos管的漏极连接，所述的第八nmos管的源极接地，所述的第四nmos管的栅极为所述的或非/或门的第一输入端，所述的第五nmos管的栅极为所述的或非/或门的第一反相输入端，所述的第六nmos管的栅极为所述的或非/或门的第二输入端，所述的第七nmos管的栅极为所述的或非/或门的第二反相输入端。

所述的非门包括第五pmos管、第六pmos管、第七pmos管、第八pmos管、第九nmos管、第十nmos管、第十一nmos管、第十二nmos管、第十三nmos管和第十四nmos管；所述的第五pmos管的源极、所述的第六pmos管的源极、所述的第七pmos管的源极、所述的第八pmos管的源极和所述的第十一nmos管的栅极均接入电源，所述的第五pmos管的栅极、所述的第八pmos管的栅极和所述的第十四nmos管的栅极连接且其连接端为所述的非门的时钟端，所述的第五pmos管的漏极、所述的第六pmos管的漏极、所述的第七pmos管的栅极、所述的第九nmos管的漏极和所述的第十nmos管的栅极连接且其连接端为所述的非门的反相输出端，所述的第六pmos管的栅极、所述的第七pmos管的漏极、所述的第八pmos管的漏极、所述的第九nmos管的栅极和所述的第十nmos管的漏极连接且其连接端为所述的非门的输出端，所述的第九nmos管的源极、所述的第十一nmos管的漏极和所述的第十二nmos管的漏极连接，所述的第十nmos管的源极、所述的第十一nmos管的源极和所述的第十三nmos管的漏极连接，所述的第十二nmos管的源极、所述的第十三nmos管的源极和所述的第十四nmos管的漏极连接，所述的第十四nmos管的源极接地，所述的第十二nmos管的栅极为所述的非门的输入端，所述的第十三nmos管的栅极为所述的非门的反相输入端。该电路实现非门的逻辑功能，同时在一个时钟周期内无论输入数据是0还是1，开启或关闭的晶体管数量都保持恒定，具有良好的加密性以及功耗平衡性能。

所述的非门的数量为3个，所述的与非/与门和所述的或非/或门的数量均为8个，所述的与非/与门包括第九pmos管、第十pmos管、第十一pmos管、第十二pmos管、第十五nmos管、第十六nmos管、第十七nmos管、第十八nmos管、第十九nmos管、第二十nmos管、第二十一nmos管、第二十二nmos管、第二十三nmos管和第二十四nmos管；所述的第九pmos管的源极、所述的第十pmos管的源极、所述的第十一pmos管的源极、所述的第十二pmos管的源极和所述的第十七nmos管的栅极均接入电源，所述的第九pmos管的栅极、所述的第十二pmos管的栅极和所述的第二十四nmos管的栅极连接且其连接端为所述的与非/与门的时钟端，所述的第九pmos管的漏极、所述的第十pmos管的漏极、所述的第十一pmos管的栅极、所述的第十五nmos管的漏极和所述的第十六nmos管的栅极连接且其连接端为所述的与非/与门的与非逻辑输出端，所述的第十pmos管的栅极、所述的第十一pmos管的漏极、所述的第十二pmos管的漏极、所述的第十五nmos管的栅极和所述的第十六nmos管的漏极连接且其连接端为所述的与非/与门的与逻辑输出端，所述的第十五nmos管的源极、所述的第十七nmos管的漏极和所述的第十八nmos管的漏极连接，所述的第十六nmos管的漏极、所述的第十七nmos管的源极、所述的第十九nmos管的漏极、所述的第二十一nmos管的漏极和所述的第二十三nmos管的漏极连接，所述的第十八nmos管的源极、所述的第十九nmos管的源极和所述的第二十nmos管的漏极连接，所述的第二十nmos管的源极、所述的第二十一nmos管的源极和所述的第二十二nmos管的漏极连接，所述的第二十二nmos管的源极、所述的第二十三nmos管的源极和所述的第二十四nmos管的漏极连接，所述的第二十四nmos管的源极接地，所述的第十八nmos管的栅极为所述的与非/与门的第1个输入端，所述的第十九nmos管的栅极为所述的与非/与门的第1个反相输入端，所述的第二十nmos管的栅极为所述的与非/与门的第2个输入端，所述的第二十一nmos管的栅极为所述的与非/与门的第2个反相输入端，所述的第二十二nmos管的栅极为所述的与非/与门的第3个输入端，所述的第二十三nmos管的栅极为所述的与非/与门的第3个反相输入端。该电路在一个时钟周期内无论输入数据是0还是1，开启或关闭的晶体管数量都保持恒定，实现与非/与门功能的同时，具有功耗平衡性能。

与现有技术相比，本发明的优点在于通过n个非门、2ⁿ个与非/与门和2ⁿ个或非/或门，n为大于等于1的整数；非门具有时钟端、输入端、反相输入端、输出端和反相输出端，与非/与门具有时钟端、n个输入端、n个反相输入端、输出端和反相输出端，或非/或门具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端和反相输出端；第k个非门的输出端分别与2ⁿ个与非/与门的第k个输入端连接，第k个非门的反相输出端分别与2ⁿ个与非/与门的第k个反相输入端连接，k＝1，2，…，n；第m个与非/与门的输出端和第m个或非/或门的第一输入端连接，第m个与非/与门的反相输出端和第m个或非/或门的第一反相输入端连接，m＝1，2，…，2ⁿ；n个非门的时钟端、2ⁿ个与非/与门的时钟端和2ⁿ个或非/或门的时钟端连接且其连接端为译码器的时钟端；2ⁿ个或非/或门的第二输入端连接且其连接端为译码器的使能端，2ⁿ个或非/或门的第二反相输入端连接且其连接端为译码器的反相使能端；或非/或门包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第六nmos管、第七nmos管和第八nmos管；第一pmos管的源极、第二pmos管的源极、第三pmos管的源极、第四pmos管的源极和第三nmos管的栅极均接入电源，第一pmos管的栅极、第四pmos管的栅极和第八nmos管的栅极连接且其连接端为或非/或门的时钟端，第一pmos管的漏极、第二pmos管的漏极、第三pmos管的栅极、第一nmos管的漏极和第二nmos管的栅极连接且其连接端为或非/或门的或非逻辑输出端，第二pmos管的栅极、第三pmos管的漏极、第四pmos管的漏极、第一nmos管的栅极和第二nmos管的漏极连接且其连接端为或非/或门的或逻辑输出端，第一nmos管的源极、第三nmos管的漏极、第四nmos管的漏极和第六nmos管的漏极连接，第二nmos管的源极、第三nmos管的源极和第五nmos管的漏极连接，第四nmos管的源极、第五nmos管的源极和第七nmos管的漏极连接，第六nmos管的源极、第七nmos管的源极和第八nmos管的漏极连接，第八nmos管的源极接地，第四nmos管的栅极为或非/或门的第一输入端，第五nmos管的栅极为或非/或门的第一反相输入端，第六nmos管的栅极为或非/或门的第二输入端，第七nmos管的栅极为或非/或门的第二反相输入端，该功耗平衡译码器运用cmos的静态互补输入，可以实现或门与或非门两个逻辑功能，使其加密性能更好,并且其工作速度快，尤其在计算求值，具有显著的功耗恒定性能，能够有效防御差分功耗，可以达到防御dpa攻击的目标。

附图说明

图1为本发明的基于sabl逻辑的功耗平衡译码器的结构图；

图2(a)为本发明的基于sabl逻辑的译码器的功耗平衡或非/或门的电路图；

图2(b)为本发明的基于sabl逻辑的译码器的功耗平衡或非/或门的符号图；

图3(a)为本发明的基于sabl逻辑的译码器的功耗平衡非门的电路图；

图3(b)为本发明的基于sabl逻辑的译码器的功耗平衡非门的电路符号图；

图4(a)为本发明的基于sabl逻辑的译码器的功耗平衡与非/与门的电路图；

图4(b)为本发明的基于sabl逻辑的译码器的功耗平衡与非/与门的电路符号图；

图5为本发明的基于sabl逻辑的译码器的功耗平衡或非/或门的仿真波形；

图6为本发明的基于sabl逻辑的译码器的功耗平衡非门的仿真波形；

图7为本发明的基于sabl逻辑的译码器的功耗平衡与非/与门的仿真波形；

图8为本发明实施例三的3-8译码器的仿真波形；

图9为本发明实施例三的3-8译码器的功耗曲线。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种基于sabl逻辑的功耗平衡译码器，包括n个非门n、2ⁿ个与非/与门ns和2ⁿ个或非/或门os，n为大于等于1的整数；非门n具有时钟端、输入端、反相输入端、输出端和反相输出端，与非/与门ns具有时钟端、n个输入端、n个反相输入端、输出端和反相输出端，或非/或门os具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端和反相输出端；第k个非门n的输出端分别与2ⁿ个与非/与门ns的第k个输入端连接，第k个非门n的反相输出端分别与2ⁿ个与非/与门ns的第k个反相输入端连接，k＝1，2，…，n；第m个与非/与门ns的输出端和第m个或非/或门os的第一输入端连接，第m个与非/与门ns的反相输出端和第m个或非/或门os的第一反相输入端连接，m＝1，2，…，2ⁿ；n个非门n的时钟端、2ⁿ个与非/与门ns的时钟端和2ⁿ个或非/或门os的时钟端连接且其连接端为译码器的时钟端，用于接入时钟信号clk；2ⁿ个或非/或门os的第二输入端连接且其连接端为译码器的使能端，用于接入使能信号en，2ⁿ个或非/或门os的第二反相输入端连接且其连接端为译码器的反相使能端，用于接入使能信号en的反相信号

如图2(a)和图2(b)所示，本实施例中，或非/或门os包括第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8；第一pmos管p1的源极、第二pmos管p2的源极、第三pmos管p3的源极、第四pmos管p4的源极和第三nmos管n3的栅极均接入电源，第一pmos管p1的栅极、第四pmos管p4的栅极和第八nmos管n8的栅极连接且其连接端为或非/或门os的时钟端，第一pmos管p1的漏极、第二pmos管p2的漏极、第三pmos管p3的栅极、第一nmos管n1的漏极和第二nmos管n2的栅极连接且其连接端为或非/或门os的或非逻辑输出端，第二pmos管p2的栅极、第三pmos管p3的漏极、第四pmos管p4的漏极、第一nmos管n1的栅极和第二nmos管n2的漏极连接且其连接端为或非/或门os的或逻辑输出端，第一nmos管n1的源极、第三nmos管n3的漏极、第四nmos管n4的漏极和第六nmos管n6的漏极连接，第二nmos管n2的源极、第三nmos管n3的源极和第五nmos管n5的漏极连接，第四nmos管n4的源极、第五nmos管n5的源极和第七nmos管n7的漏极连接，第六nmos管n6的源极、第七nmos管n7的源极和第八nmos管n8的漏极连接，第八nmos管n8的源极接地，第四nmos管n4的栅极为或非/或门os的第一输入端，第五nmos管n5的栅极为或非/或门os的第一反相输入端，第六nmos管n6的栅极为或非/或门os的第二输入端，第七nmos管n7的栅极为或非/或门os的第二反相输入端。

实施例二：如图1所示，一种基于sabl逻辑的功耗平衡译码器，包括n个非门n、2ⁿ个与非/与门ns和2ⁿ个或非/或门os，n为大于等于1的整数；非门n具有时钟端、输入端、反相输入端、输出端和反相输出端，与非/与门ns具有时钟端、n个输入端、n个反相输入端、输出端和反相输出端，或非/或门os具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端和反相输出端；第k个非门n的输出端分别与2ⁿ个与非/与门ns的第k个输入端连接，第k个非门n的反相输出端分别与2ⁿ个与非/与门ns的第k个反相输入端连接，k＝1，2，…，n；第m个与非/与门ns的输出端和第m个或非/或门os的第一输入端连接，第m个与非/与门ns的反相输出端和第m个或非/或门os的第一反相输入端连接，m＝1，2，…，2ⁿ；n个非门n的时钟端、2ⁿ个与非/与门ns的时钟端和2ⁿ个或非/或门os的时钟端连接且其连接端为译码器的时钟端，用于接入时钟信号clk；2ⁿ个或非/或门os的第二输入端连接且其连接端为译码器的使能端，用于接入使能信号en，2ⁿ个或非/或门os的第二反相输入端连接且其连接端为译码器的反相使能端，用于接入使能信号en的反相信号

如图2(a)和图2(b)所示，本实施例中，或非/或门os包括第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8；第一pmos管p1的源极、第二pmos管p2的源极、第三pmos管p3的源极、第四pmos管p4的源极和第三nmos管n3的栅极均接入电源，第一pmos管p1的栅极、第四pmos管p4的栅极和第八nmos管n8的栅极连接且其连接端为或非/或门os的时钟端，第一pmos管p1的漏极、第二pmos管p2的漏极、第三pmos管p3的栅极、第一nmos管n1的漏极和第二nmos管n2的栅极连接且其连接端为或非/或门os的或非逻辑输出端，第二pmos管p2的栅极、第三pmos管p3的漏极、第四pmos管p4的漏极、第一nmos管n1的栅极和第二nmos管n2的漏极连接且其连接端为或非/或门os的或逻辑输出端，第一nmos管n1的源极、第三nmos管n3的漏极、第四nmos管n4的漏极和第六nmos管n6的漏极连接，第二nmos管n2的源极、第三nmos管n3的源极和第五nmos管n5的漏极连接，第四nmos管n4的源极、第五nmos管n5的源极和第七nmos管n7的漏极连接，第六nmos管n6的源极、第七nmos管n7的源极和第八nmos管n8的漏极连接，第八nmos管n8的源极接地，第四nmos管n4的栅极为或非/或门os的第一输入端，第五nmos管n5的栅极为或非/或门os的第一反相输入端，第六nmos管n6的栅极为或非/或门os的第二输入端，第七nmos管n7的栅极为或非/或门os的第二反相输入端。

如图3(a)和图3(b)所示，本实施例中，非门n包括第五pmos管p5、第六pmos管p6、第七pmos管p7、第八pmos管p8、第九nmos管n9、第十nmos管n10、第十一nmos管n11、第十二nmos管n12、第十三nmos管n13和第十四nmos管n14；第五pmos管p5的源极、第六pmos管p6的源极、第七pmos管p7的源极、第八pmos管p8的源极和第十一nmos管n11的栅极均接入电源，第五pmos管p5的栅极、第八pmos管p8的栅极和第十四nmos管n14的栅极连接且其连接端为非门n的时钟端，第五pmos管p5的漏极、第六pmos管p6的漏极、第七pmos管p7的栅极、第九nmos管n9的漏极和第十nmos管n10的栅极连接且其连接端为非门n的反相输出端，第六pmos管p6的栅极、第七pmos管p7的漏极、第八pmos管p8的漏极、第九nmos管n9的栅极和第十nmos管n10的漏极连接且其连接端为非门n的输出端，第九nmos管n9的源极、第十一nmos管n11的漏极和第十二nmos管n12的漏极连接，第十nmos管n10的源极、第十一nmos管n11的源极和第十三nmos管n13的漏极连接，第十二nmos管n12的源极、第十三nmos管n13的源极和第十四nmos管n14的漏极连接，第十四nmos管n14的源极接地，第十二nmos管n12的栅极为非门n的输入端，第十三nmos管n13的栅极为非门n的反相输入端。

实施例三：如图1所示，一种基于sabl逻辑的功耗平衡译码器，包括n个非门n、2ⁿ个与非/与门ns和2ⁿ个或非/或门os，n为大于等于1的整数；非门n具有时钟端、输入端、反相输入端、输出端和反相输出端，与非/与门ns具有时钟端、n个输入端、n个反相输入端、输出端和反相输出端，或非/或门os具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端和反相输出端；第k个非门n的输出端分别与2ⁿ个与非/与门ns的第k个输入端连接，第k个非门n的反相输出端分别与2ⁿ个与非/与门ns的第k个反相输入端连接，k＝1，2，…，n；第m个与非/与门ns的输出端和第m个或非/或门os的第一输入端连接，第m个与非/与门ns的反相输出端和第m个或非/或门os的第一反相输入端连接，m＝1，2，…，2ⁿ；n个非门n的时钟端、2ⁿ个与非/与门ns的时钟端和2ⁿ个或非/或门os的时钟端连接且其连接端为译码器的时钟端，用于接入时钟信号clk；2ⁿ个或非/或门os的第二输入端连接且其连接端为译码器的使能端，用于接入使能信号en，2ⁿ个或非/或门os的第二反相输入端连接且其连接端为译码器的反相使能端，用于接入使能信号en的反相信号

如图2(a)和图2(b)所示，本实施例中，或非/或门os包括第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8；第一pmos管p1的源极、第二pmos管p2的源极、第三pmos管p3的源极、第四pmos管p4的源极和第三nmos管n3的栅极均接入电源，第一pmos管p1的栅极、第四pmos管p4的栅极和第八nmos管n8的栅极连接且其连接端为或非/或门os的时钟端，第一pmos管p1的漏极、第二pmos管p2的漏极、第三pmos管p3的栅极、第一nmos管n1的漏极和第二nmos管n2的栅极连接且其连接端为或非/或门os的或非逻辑输出端，第二pmos管p2的栅极、第三pmos管p3的漏极、第四pmos管p4的漏极、第一nmos管n1的栅极和第二nmos管n2的漏极连接且其连接端为或非/或门os的或逻辑输出端，第一nmos管n1的源极、第三nmos管n3的漏极、第四nmos管n4的漏极和第六nmos管n6的漏极连接，第二nmos管n2的源极、第三nmos管n3的源极和第五nmos管n5的漏极连接，第四nmos管n4的源极、第五nmos管n5的源极和第七nmos管n7的漏极连接，第六nmos管n6的源极、第七nmos管n7的源极和第八nmos管n8的漏极连接，第八nmos管n8的源极接地，第四nmos管n4的栅极为或非/或门os的第一输入端，第五nmos管n5的栅极为或非/或门os的第一反相输入端，第六nmos管n6的栅极为或非/或门os的第二输入端，第七nmos管n7的栅极为或非/或门os的第二反相输入端。

如图3(a)和图3(b)所示，本实施例中，非门n包括第五pmos管p5、第六pmos管p6、第七pmos管p7、第八pmos管p8、第九nmos管n9、第十nmos管n10、第十一nmos管n11、第十二nmos管n12、第十三nmos管n13和第十四nmos管n14；第五pmos管p5的源极、第六pmos管p6的源极、第七pmos管p7的源极、第八pmos管p8的源极和第十一nmos管n11的栅极均接入电源，第五pmos管p5的栅极、第八pmos管p8的栅极和第十四nmos管n14的栅极连接且其连接端为非门n的时钟端，第五pmos管p5的漏极、第六pmos管p6的漏极、第七pmos管p7的栅极、第九nmos管n9的漏极和第十nmos管n10的栅极连接且其连接端为非门n的反相输出端，第六pmos管p6的栅极、第七pmos管p7的漏极、第八pmos管p8的漏极、第九nmos管n9的栅极和第十nmos管n10的漏极连接且其连接端为非门n的输出端，第九nmos管n9的源极、第十一nmos管n11的漏极和第十二nmos管n12的漏极连接，第十nmos管n10的源极、第十一nmos管n11的源极和第十三nmos管n13的漏极连接，第十二nmos管n12的源极、第十三nmos管n13的源极和第十四nmos管n14的漏极连接，第十四nmos管n14的源极接地，第十二nmos管n12的栅极为非门n的输入端，第十三nmos管n13的栅极为非门n的反相输入端。

如图4(a)和图4(b)所示，本实施例中，非门n的数量为3个，与非/与门ns和或非/或门os的数量均为8个，与非/与门ns包括第九pmos管p9、第十pmos管p10、第十一pmos管p11、第十二pmos管p12、第十五nmos管n15、第十六nmos管n16、第十七nmos管n17、第十八nmos管n18、第十九nmos管n19、第二十nmos管n20、第二十一nmos管n21、第二十二nmos管n22、第二十三nmos管n23和第二十四nmos管n24；第九pmos管p9的源极、第十pmos管p10的源极、第十一pmos管p11的源极、第十二pmos管p12的源极和第十七nmos管n17的栅极均接入电源，第九pmos管p9的栅极、第十二pmos管p12的栅极和第二十四nmos管n24的栅极连接且其连接端为与非/与门ns的时钟端，第九pmos管p9的漏极、第十pmos管p10的漏极、第十一pmos管p11的栅极、第十五nmos管n15的漏极和第十六nmos管n16的栅极连接且其连接端为与非/与门ns的与非逻辑输出端，第十pmos管p10的栅极、第十一pmos管p11的漏极、第十二pmos管p12的漏极、第十五nmos管n15的栅极和第十六nmos管n16的漏极连接且其连接端为与非/与门ns的与逻辑输出端，第十五nmos管n15的源极、第十七nmos管n17的漏极和第十八nmos管n18的漏极连接，第十六nmos管n16的漏极、第十七nmos管n17的源极、第十九nmos管n19的漏极、第二十一nmos管n21的漏极和第二十三nmos管n23的漏极连接，第十八nmos管n18的源极、第十九nmos管n19的源极和第二十nmos管n20的漏极连接，第二十nmos管n20的源极、第二十一nmos管n21的源极和第二十二nmos管n22的漏极连接，第二十二nmos管n22的源极、第二十三nmos管n23的源极和第二十四nmos管n24的漏极连接，第二十四nmos管n24的源极接地，第十八nmos管n18的栅极为与非/与门ns的第1个输入端，第十九nmos管n19的栅极为与非/与门ns的第1个反相输入端，第二十nmos管n20的栅极为与非/与门ns的第2个输入端，第二十一nmos管n21的栅极为与非/与门ns的第2个反相输入端，第二十二nmos管n22的栅极为与非/与门ns的第3个输入端，第二十三nmos管n23的栅极为与非/与门ns的第3个反相输入端。

本实施例的功耗平衡译码器的工作过程如下：当使能信号en输入为1时，在时钟信号clk上升沿到来后使译码器的输出端y0，y1，y2，y3，y4，y5，y6，y7都为高电平，此时功耗平衡译码器没有实行逻辑功能；当使能en输入为0时，输入端输入互补信号a,a',b,b',c,c'，在时钟信号clk上升沿到来后，功耗平衡译码器的输出端y0，y1，y2，y3，y4，y5，y6，y7就根据逻辑功能输出相应的高低电平。以输入信号x0、x1和x2均为1，使能信号en为1为例，当时钟信号clk上升沿到达，此时，功耗平衡译码器开始计算，输入信号通过具有sabl逻辑功能的8个与非/与门进行处理之后，输出信号再输入8个或非/或门进行计算，在或非/或门的或非逻辑输出端就是我们需要得到的输出结果。由实验得到，此时的输出为：y0'输出为1，y1'输出为1，y2'输出为1，y3'输出为1，y4'输出为1，y5'输出为1，y6'输出为1，y7'输出为0。由此可知，本发明的功耗平衡译码器具有正确的逻辑功能。本实施例的功耗平衡译码器一个时钟周期内无论输入数据是0还是1，开启或关闭的晶体管数量都保持恒定，实现布尔逻辑基本逻辑门电路包括或非/或门、非门、与非/与门功能的。该功耗平衡译码器通过静态互补输入，使其加密性能更好；并且其工作速度快，尤其在计算求值；同时具有显著的功耗恒定性能，能够有效防御差分功耗，可以达到防御dpa攻击的目标。

在tsmc65nmcoms工艺器件参数下，利用spectre工具对本实施例的基于sabl逻辑的功耗平衡译码器(3-8译码器)进行计算机仿真，译码器中的非门，与非/与门以及或非/或门中的nmos管的宽长比均为240nm/60nm，pmos管的宽长比均为120nm/60nm；或非/或门的仿真波形如图5所示，非门的仿真波形如图6所示，与非/与门的仿真波形如图7所示，3-8译码器的仿真波形如图8所示。图5-图8中的仿真波形为使能信号en为0时的仿真波形，当控制端输入为1时，输出信号都为高电平。分析图5-图8可知译码器中的非门，与非/与门以及或非/或门以及本发明的功耗平衡译码器均具有正确的逻辑功能。

以不同时钟周期内电源消耗能量的差异来表征功耗平衡译码器的防御差分功耗分析性能，在tsmc65nmcmos工艺参数下，使用spectre工具对3-8译码器进行仿真，3-8译码器的功耗曲线如图9所示。从图9中可以发现，3-8译码器在每一个时钟周期内，不管输入端输入为何值，在计算时都具有大致相同的功耗曲线，具有显著的功耗恒定性能，能够有效地防御差分功耗分析。