用于低功耗流水线ADC的多模块共享型流水线级电路结构的制作方法

本发明涉及模数转换器领域，特别涉及一种用于低功耗流水线adc的多模块共享型流水线级电路结构。

背景技术：

随着半导体技术的迅速发展，高速高精度模数转换器已广泛应用于数字通讯、军事雷达等领域。流水线模数转换器(pipelineadc)作为目前主流的adc产品之一，能够很好的兼顾速度与精度的要求。在流水线模数转换器中，单个流水线级电路作为重要组成部分，决定了整个流水线模数转换器的性能。

在传统的低功耗流水线adc中，采用运放共享、电容共享来降低功耗，但由于运放、电容的连续工作，存在记忆效应和稳定性问题，导致adc精度降低，同时，由于运放共享、电容共享引入的开关则限制了adc的速度；另一种解决方案是采用开关运放技术，但开关运放结构的流水线adc存在问题是每一时钟相运放的开启、关断操作，会限制系统速度。同时，在输入对管开启、关断的不同时钟相，运放输入电容不同，导致运放反馈系数、增益的变化。

技术实现要素：

技术问题：为了克服现有技术中存在的不足，本发明提出一种三相时钟控制的运放共享、电容共享、比较器共享的多模块共享型流水线级电路结构，以减少电路中运算放大器及比较器的个数，降低系统功耗。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种适用于低功耗流水线adc的多模块共享型流水线级电路结构，包括第一乘法数模单元(mdac1)、第一级间adc(sub_adc1)、第二乘法数模单元(mdac2)和第二级间adc(sub_adc2)；所述第一乘法数模单元(mdac1)与第二乘法数模单元(mdac2)分时复用第三电容(cf1)、第四电容(cf2)和第一运放(opa)；所述第一级间adc(sub_adc1)与第二级间adc(sub_adc2)分时复用第一latch(latch1)和第二latch(latch2)；

在时钟相φ1为高电平时，所述第三电容(cf1)对参考电平vdac2进行采样，第四电容(cf2)作为反馈电容与所述第一运放(opa)作为第二乘法数模单元(mdac2)的模块单元，实现第二乘法数模单元(mdac2)的相减、取余、冗余放大的功能；在时钟相φ2为高电平时，所述第三电容(cf1)和第四电容(cf2)作为第一乘法数模单元(mdac1)的反馈电容与所述第一运放(opa)一起实现第一乘法数模单元(mdac1)的相减、取余、冗余放大功能，同时，第三电容(cf1)和第四电容(cf2)作为第二乘法数模单元(mdac2)的采样电容，完成第二乘法数模单元(mdac2)的采样操作；在时钟相φa为高电平时，所述第三电容(cf1)和第四电容(cf2)、第一运放(opa)进行复位操作，以消除记忆效应；

所述第一latch(latch1)和第二latch(latch2)在时钟相φ1为高电平时，作为第一级间adc(sub_adc1)比较器，实现输入信号与参考阈值的比较；在时钟相φ2为高电平时，作为第二级间adc(sub_adc2)的比较器，实现输入信号与参考阈值的比较；在时钟相φa1为高电平时，进行复位操作；

所述时钟相φa在时钟相φ2上升沿到来前存在高电平，所述时钟相φa1在时钟相φ1、时钟相φ2上升沿到来前都存在高电平。

在一具体的实施例中，所述第一乘法数模单元(mdac1)包括第一电容(cs1)、第二电容(cs2)、第三电容(cf1)、第四电容(cf2)、第一开关(s1)、第二开关(s2)、第五开关(s5)、第十六开关(s16)、第十七开关(s17)、第二十二开关(s22)、第二十三开关(s23)、第二十四开关(s24)、第二十五开关(s25)、第一编码电路(decoder1)，第三十二开关(s32)、第三十三开关(s33)和第一运放(opa)；

所述第二乘法数模单元(mdac2)包括第三电容(cf1)、第四电容(cf2)、第八开关(s8)、第十三开关(s13)、第十四开关(s14)、第十五开关(s15)、第二十二开关(s22)、第二编码电路(decoder2)、第一运放(opa)；

其中，第一电容(cs1)右极板与第二电容(cs2)右极板相连，且与第五开关(s5)上端及第二十五开关(s25)左端点相连，左极板接第一开关(s1)右端点及第二十四开关(s24)的右端点；第一开关(s1)左端点与输入信号vin相连且与第二开关(s2)相连；第二十四开关(s24)左侧与地电平相连；第二电容(cs2)左侧与第二开关(s2)右侧，第二十三开关(s23)右侧相连，第二十三开关(s23)左侧接参考电平vdac1；第三电容(cf1)和第四电容(cf2)左侧与第十六开关(s16)上侧及第二十五开关(s25)右侧相连，且与第一运放(opa)负输入端相连；第十六开关(s16)下侧与地电平相连且与第一运放(opa)正输入端相连；第三电容(cf1)右侧与第二十二开关(s22)左侧及第十五开关(s15)左侧相连，第四电容(cf2)右侧与第二十二开关(s22)右侧及第十七开关(s17)上侧及第八开关(s8)左侧相连，同时与第一运放(opa)输出端相连；第一编码电路(decoder1)输出端控制第二十三开关(s23)的状态；第一编码电路(decoder1)工作状态由第三十三开关(s33)、第三十二开关(s32)控制；

第八开关(s8)的右侧接第三级输入，第十五开关(s15)的右侧接参考电平vdac2，第十五开关(s15)的控制端接第二编码电路(decoder2)的输出，第二编码电路(decoder2)由第十三开关(s13)和第十四开关(s14)控制；

第一开关(s1)、第二开关(s2)、第八开关(s8)、第十三开关(s13)和第十四开关(s14)由时钟相φ1控制，第二十二开关(s22)时钟相φ1的反相时钟控制，第二十四开关(s24)、第二十五开关(s25)、第三十三开关(s33)和第三十二开关(s32)由时钟相φ2控制，第十六开关(s16)和第十七开关(s17)由时钟相φa控制，第五开关(s5)由时钟相φ1e控制；其中，时钟相φ1e的下降沿比时钟相φ1下降沿提前。

在一具体的实施例中，所述第一级间adc(sub_adc1)包括第三开关(s3)、第四开关(s4)、第六开关(s6)、第七开关(s7)、第十八开关(s18)、第十九开关(s19)、第二十开关(s20)、第二十一开关(s21)、第二十六开关(s26)、第二十七开关(s27)、第五电容(csc11)、第六电容(csc12)，第一latch(latch1)和第二latch(latch2)；

所述第二级间adc(sub_adc2)包括第九开关(s9)、第十开关(s10)、第十一开关(s11)、第十二开关(s12)、第二十八开关(s28)、第二十九开关(s29)、第三十开关(s30)、第三十一开关(s31)、第七电容(csc21)、第八电容(csc22)、第一latch(latch1)和第二latch(latch2)；

第五电容(csc11)左侧与第三开关(s3)右侧及第十八开关(s18)上侧相连，第十八开关(s18)下侧接阈值电压vth1；第三开关(s3)左侧与第四开关(s4)左侧相连，且接输入信号；第五电容(csc11)的右侧接第六开关(s6)的上侧，且与预防大器1(pre1)输入端相连，预防大器1(pre1)输出端与第二十六开关(s26)左侧相连，第二十六开关(s26)右侧接第一latch(latch1)输入端，第一latch(latch1)复位由第二十开关(s20)控制；第六电容(csc12)左侧与第四开关(s4)右侧及第十九开关(s19)上侧相连，第十九开关(s19)下侧接阈值电压vth2；第六电容(csc12)的右侧接第七开关(s7)的上侧，且与预防大器2(pre2)输入端相连，预防大器2(pre2)输出端与第二十七开关(s27)左侧相连，第二十七开关(s27)右侧接第二latch(latch2)输入端，第二latch(latch2)复位由第二十一开关(s21)控制；

第二十八开关(s28)右侧与第二十九开关(s29)右侧相连，且接第一运放(opa)的输出端，第二十八开关(s28)左侧与第十开关(s10)上侧及第七电容(csc21)右侧相连，第七电容(csc21)左侧与第三十开关(s30)上侧及第十二开关(s12)右侧相连，第十二开关(s12)左侧接第一latch(latch1)的输入端；第二十九开关(s29)左侧与第九开关(s9)上侧及第八电容(csc22)右侧相连，第八电容(csc22)左侧与第三十一开关(s31)上侧及第十一开关(s11)右侧相连，第十一开关(s11)左侧接第二latch(latch2)的输入端；

第三开关(s3)、第四开关(s4)、第九开关(s9)、第十开关(s10)、第十一开关(s11)和第十二开关(s12)由时钟相φ1控制，第二十六开关(s26)、第二十七开关(s27)、第二十八开关(s28)和第二十九开关(s29)由时钟相φ2控制，第十八开关(s18)和第十九开关(s19)由时钟相φa控制，第六开关(s6)和第七开关(s7)由时钟相φ1e控制，第三十开关(s30)和第三十一开关(s31)由时钟相φ2e控制，第二十开关(s20)和第二十一开关(s21)由时钟相φa1控制；其中，时钟相φ1e的下降沿比时钟相φ1下降沿提前，时钟相φ2e的下降沿比时钟相φ2下降沿提前。

有益效果：本发明设计的适用于低功耗流水线adc的三相时钟控制的运放共享、电容共享、比较器共享的多模块共享型流水线级电路结构，通过三相时钟的引入，实现第一mdac(mdac1)采样路径和第一级间adc(sub_adc1)采样路径完全匹配，消除孔径误差，并解决运放共享和电容共享设计中的记忆效应问题，提高系统精度。同时，多模块共享结构的实现使得前两级流水线级电路中运算放大器个数及比较器个数均减半，降低系统功耗，实现了低功耗设计，适用于低功耗流水线adc。

附图说明

图1为本发明实施例的电路图；

图2为本发明实施例中的三相时钟的电路图；

图3为时钟相φ1为高电平时本发明实施例的工作时序图；

图4为时钟相φa为高电平时本发明实施例的工作时序图；

图5为时钟相φ2为高电平时本发明实施例的工作时序图。

具体实施方式

下面结合附图及实施例，详细的描述本发明的技术方案。

本发明实施例公开的一种用于低功耗流水线adc的多模块共享型流水线级电路结构，由第一乘法数模单元(mdac1)、第一级间adc(sub_adc1)、第二乘法数模单元(mdac2)、第二级间adc(sub_adc2)组成。其中，第一乘法数模单元(mdac1)与第二乘法数模单元(mdac2)分时复用第三电容(cf1)、第四电容(cf2)和第一运放(opa)；第一级间adc(sub_adc1)与第二级间adc(sub_adc2)分时复用第一latch(latch1)和第二latch(latch2)，通过三相时钟的控制实现共享器件的分时复用。在第一时钟相φ1为高电平时，第三电容(cf1)对参考电平vdac2进行采样，第四电容(cf2)作为反馈电容与第一运放(opa)作为第二乘法数模单元(mdac2)的模块单元，实现第二乘法数模单元(mdac2)的相减、取余、冗余放大的功能；在第二时钟相φ2为高电平时，第三电容(cf1)和第四电容(cf2)作为第一乘法数模单元(mdac1)的反馈电容与第一运放(opa)一起实现第一乘法数模单元(mdac1)的相减、取余、冗余放大功能，同时，第三电容(cf1)和第四电容(cf2)作为第二乘法数模单元(mdac2)的采样电容，完成第二乘法数模单元(mdac2)的采样操作；第一latch(latch1)和第二latch(latch2)在第一时钟相φ1为高电平时，作为第一级间adc(sub_adc1)比较器，实现输入信号与参考阈值的比较；在第二时钟相φ2为高电平时，作为第二级间adc(sub_adc2)的比较器，实现输入信号与参考阈值的比较；共享的器件在第三时钟相的控制下进行复位操作，以消除记忆效应。图1为本发明一个具体实施例的电路结构图，如图1中，第一乘法数模单元(mdac1)包括第一电容(cs1)、第二电容(cs2)、第三电容(cf1)、第四电容(cf2)、第一开关(s1)、第二开关(s2)、第五开关(s5)、第十六开关(s16)、第十七开关(s17)、第二十二开关(s22)、第二十三开关(s23)、第二十四开关(s24)、第二十五开关(s25)、第一编码电路(decoder1)，第三十二开关(s32)、第三十三开关(s33)、第一运放(opa)。其中，第一电容(cs1)右极板与第二电容(cs2)右极板相连，且与第五开关(s5)上端及第二十五开关(s25)左端点相连，左极板接第一开关(s1)右端点及第二十四开关(s24)的右端点。第一开关(s1)左端点与输入信号vin相连且与第二开关(s2)相连。第二十四开关(s24)左侧与地电平相连。第二电容(cs2)左侧与第二开关(s2)右侧，第二十三开关(s23)右侧相连，第二十三开关(s23)左侧接vdac1。第三电容(cf1)和第四电容(cf2)左侧与第十六开关(s16)上侧及第二十五开关(s25)右侧相连，且与第一运放(opa)负输入端相连。第十六开关(s16)下侧与地电平相连且与第一运放(opa)正输入端相连。第三电容(cf1)右侧与第二十二开关(s22)左侧及第十五开关(s15)左侧相连，第四电容(cf2)右侧与第二十二开关(s22)右侧及第十七开关(s17)上侧及第八开关(s8)左侧相连，同时与第一运放(opa)输出端相连。第一编码电路(decoder1)输出端控制第二十三开关(s23)的状态。第一编码电路(decoder1)工作状态由第三十三开关(s33)、第三十二开关(s32)控制，且开关另一侧分别于第一latch(latch1)、第二latch(latch2)相连。

第一级间adc(sub_adc1)包括第三开关(s3)、第四开关(s4)、第六开关(s6)、第七开关(s7)、第十八开关(s18)、第十九开关(s19)、第二十开关(s20)、第二十一开关(s21)、第二十六开关(s26)、第二十七开关(s27)、第五电容(csc11)、第六电容(csc12)，第一latch(latch1)、第二latch(latch2)。

其中，第五电容(csc11)左侧与第三开关(s3)右侧第十八开关(s18)上侧相连，第十八开关(s18)下侧接阈值电压vth1。第三开关(s3)左侧与第四开关(s4)左侧相连，且接输入信号。第五电容(csc11)的右侧接第六开关(s6)的上侧，且与预防大器1(pre1)输入端相连，预防大器1(pre1)输出端与第二十六开关(s26)左侧相连，第二十六开关(s26)右侧接第一latch(latch1)输入端，第一latch(latch1)复位由第二十开关(s20)控制。

第六电容(csc12)左侧与第四开关(s4)右侧第十九开关(s19)上侧相连，第十九开关(s19)下侧接阈值电压vth2。第六电容(csc12)的右侧接第七开关(s7)的上侧，且与预防大器2(pre2)输入端相连，预防大器2(pre2)输出端与第二十七开关(s27)左侧相连，第二十七开关(s27)右侧接第二latch(latch2)输入端，第二latch(latch2)复位由第二十一开关(s21)控制。

第二乘法数模单元(mdac2)包括第三电容(cf1)、第四电容(cf2)、第八开关(s8)、第十三开关(s13)、第十四开关(s14)、第十五开关(s15)、第二十二开关(s22)、第二编码电路(decoder2)、第一运放(opa)。

其中，第三电容(cf1)、第四电容(cf2)、第一运放(opa)与第一乘法数模单元(mdac1)共用，且连接方式相同。第八开关(s8)的右侧接第三级输入，第十五开关(s15)的右侧接参考电平vdac2，第十五开关(s15)的控制端接第二编码电路(decoder2)的输出，第二编码电路(decoder2)由第十三开关(s13)和第十四开关(s14)控制，第十三开关(s13)左侧接第二latch(latch2)的输出且与第三十二开关(s32)左侧相连，第十四开关(s14)的左侧与第一latch(latch1)输出相连，且与第三十三(s33)左侧相连。

第二级间adc(sub_adc2)包括第九开关(s9)、第十开关(s10)、第十一开关(s11)、第十二开关(s12)、第二十八开关(s28)、第二十九开关(s29)、第三十开关(s30)、第三十一开关(s31)、第七电容(csc21)、第八电容(csc22)、第一latch(latch1)、第二latch(latch2)。

其中，第一latch(latch1)、第二latch(latch2)与第一级间adc(sub_adc1)共用。第二十八开关(s28)右侧与第二十九开关(s29)右侧相连，且接第一运放(opa)的输出端，第二十八开关(s28)左侧与第十开关(s10)上侧及第七电容(csc21)右侧相连，第七电容(csc21)左侧与第三十开关(s30)上侧及第十二开关(s12)右侧相连，第十二开关(s12)左侧接第一latch(latch1)的输入端。第二十九开关(s29)左侧与第九开关(s9)上侧及第八电容(csc22)右侧相连，第八电容(csc22)左侧与第三十一开关(s31)上侧及第十一开关(s11)右侧相连，第十一开关(s11)左侧接第二latch(latch2)的输入端。

图2为本发明实施例中用到的三相时钟的电路图，其中，φ1、φa1、φ2为三相时钟，φa仅在φ2上升沿到来前存在高电平，目的是用于运放、电容的复位，φa1在φ1、φ2上升沿到来前都存在高电平，目的是用于latch1、latch2的复位，φ1e的下降沿比φ1下降沿略微提前，φ2e的下降沿比φ2下降沿略微提前，目的是实现下级板采样，以减小电荷注入及时钟馈通效应的影响。为φ1的反相时钟相。

图1所示电路中，开关s1～s4，s8～s14由时钟相φ1控制，开关s5～s7，由时钟相φ1e控制，开关s16～s19由时钟相φa控制，s20、s21由时钟相φa1控制，s22由时钟相φ1的反相时钟控制，开关s24～s29、s32、s33由时钟相φ2控制，开关s30、s31由时钟相φ2e控制。

上述多模块共享型流水线级电路结构的工作过程：

(1)在采样相φ1时，开关s1～s15闭合，第一乘法数模单元(mdac1)的采样电容cs1、csc2和第一级间adc(sub_adc1)的采样电容csc11、csc11同时对输入信号vin进行采样，φ1e下降沿到来时，开关s5～s7提前关断，完成下级板采样，可减小由开关引入的电荷注入及时钟馈通效应。同时，latch1、latch2与逻辑编码电路decoder2组成第二级间adc(sub_adc2)，得到第二级流水线级的数字码及第二乘法数模单元(mdac2)的数字控制信号，cf1与参考电平vdac2相连，cf2作为反馈电容，与运算放大器组成第二乘法数模单元(mdac2)完成第二级流水线级冗余信号的放大。参考电平vdac2由时钟相φ1与第二级间adc(sub_adc2)的数字输出控制，根据本级流水线级输入信号幅值不同，分别为-vref、vcm、vref。

(2)当φa为高电平时，开关s16～s22闭合，第一级间adc(sub_adc1)的采样电容csc11、csc12对比较阈值电压vthi,(i＝1,2)进行采样，并经预放大级完成对差值电压(vin-vthi,(i＝1,2))的放大，此时，运放和电容cf1、cf2进行复位操作，目的是消除记忆效应的影响，latch1、latch2在φa1时钟相时进行复位。

(3)当φ2时钟相为高时，开关s22～s33闭合，latch1、latch2与逻辑编码电路decoder1组成第一级间adc(sub_adc1)，输出第一级流水线级的数字码及第一乘法数模单元(mdac1)的数字控制信号，电容cs1与共模电平相连，cs2与参考电平vdac1相连，cf1、cf2为反馈电容，与运算放大器组成第一乘法数模单元(mdac1)完成第一级流水线级冗余信号放大，同时，cf1、cf2作为第二乘法数模单元(mdac2)的采样电容，与第二级间adc(sub_adc2)采样电容一起，实现第二级流水线级采样操作。其中，参考电平vdac1由时钟相φ2与sub_adc1的数字输出控制，根据输入信号vin幅值不同，分别为-vref、vcm、vref。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。