大数逻辑门构造电路的制作方法

本发明涉及大数逻辑门构造电路。特别涉及适用于使用大数逻辑门译码的各种错误纠错码中。

背景技术：

错误纠错码被广泛的应用于对存储器进行软错误纠错保护，其中使用大数逻辑门的错误纠错码可以提供较好的纠错能力，因此被广泛的使用。但是，主要问题是传统的大数逻辑门的开销随着门输入而急剧增加，严重影响了所保护存储器的性能。

技术实现要素：

本发明是为了解决现有大数逻辑门需要耗费较多硬件、功耗和延迟开销，严重影响存储器性能的问题。现提供大数逻辑门构造方法。

大数逻辑门构造电路，它包括pmos上拉电路、nmos下拉电路和反相器，

输入信号输入到pmos上拉电路和nmos下拉电路中，输入信号中的低电平信号用于开启pmos上拉电路，并以高电平信号形式输出；

输入信号中的高电平信号用于开启nmos上拉电路，并以低电平信号形式输出；

pmos上拉电路和nmos下拉电路的输出均接入反相器的信号输入端；

反相器，用于将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值。

根据大数逻辑门构造电路，pmos上拉电路由多个pmos管按照布尔函数构造出的不

同数量输入信号下的与逻辑和或逻辑关系，输入信号的个数为γ个，当γ为偶数时，

多个pmos管按照输入的个布尔函数组合的合集形成pmos上拉电路，当γ为奇

数时，多个pmos管按照输入的个布尔函数组合的合集形成pmos上拉电路，

nmos下拉电路由多个nmos管按照布尔函数构造出的不同数量输入信号下的与逻辑和或逻辑关系，nmos下拉电路具有多个输入端，输入信号的个数为γ个，当γ为偶数时，多个nmos管按照输入的个布尔函数组合的合集形成nmos下拉电路，当γ为奇数时，多个nmos管按照个布尔函数组合的合集形成nmos下拉电路。

本发明的有益效果为：

pmos上拉电路采用多个pmos管组成，nmos下拉电路采用多个nmos管组成，输入信号中的高电平信号可以开启nmos管，输入信号中的低电平信号可以开启pmos管，设输入信号的个数为γ个，当γ为偶数，则多个pmos管按照个布尔函数组合的合集形成pmos上拉电路，当γ为奇数，则多个pmos管按照个布尔函数组合的合集形成pmos上拉电路，当γ为偶数，则多个nmos管按照个布尔函数组合的合集形成nmos下拉电路，当γ为奇数，则多个nmos管按照个布尔函数组合的合集形成nmos下拉电路，

pmos上拉电路，用于将输入信号中的多个低电平信号以高电平信号输出；nmos下拉电路，用于将输入信号中的多个高电平信号以低电平信号输出；反相器将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值。

本申请的大数逻辑门用于大数逻辑译码器中，本申请的电路结构简单，功耗低，电路逻辑深度与现有结构相比较低，从而降低了输出值的延迟。

附图说明

图1为具体实施方式一所述的大数逻辑门构造电路的原理示意图；

图2为4输入的大数逻辑门构造电路的原理示意图；

图3为5输入的大数逻辑门构造电路的原理示意图；

图4为4输入的大数逻辑门的逻辑仿真图；

图5为5输入的大数逻辑门的逻辑仿真图。

具体实施方式

具体实施方式一：参照图1至图5具体说明本实施方式，本实施方式所述的大数逻辑

门构造电路，它包括pmos上拉电路、nmos下拉电路和反相器，

输入信号输入到pmos上拉电路和nmos下拉电路中，输入信号中的低电平信号用于开启pmos上拉电路，并以高电平信号形式输出；

输入信号中的高电平信号用于开启nmos上拉电路，并以低电平信号形式输出；

pmos上拉电路和nmos下拉电路的输出均接入反相器的信号输入端；

反相器，用于将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值。

输入信号中的高信号可以开启nmos管，输入信号中的低电平信号可以开启pmos管。

具体实施方式二：本实施方式是对具体实施方式一所述的大数逻辑门构造电路作进一步说明，本实施方式中，pmos上拉电路由多个pmos管按照布尔函数构造出的不同数量输入信号下的与逻辑和或逻辑关系，输入信号的个数为γ个，当γ为偶数时，多个pmos管按照输入的个布尔函数组合的合集形成pmos上拉电路，当γ为奇数时，多个pmos管按照输入的个布尔函数组合的合集形成pmos上拉电路，

nmos下拉电路由多个nmos管按照布尔函数构造出的不同数量输入信号下的与逻辑和或逻辑关系，nmos下拉电路具有多个输入端，输入信号的个数为γ个，当γ为偶数时，多个nmos管按照输入的个布尔函数组合的合集形成nmos下拉电路，当γ为奇数时，多个nmos管按照个布尔函数组合的合集形成nmos下拉电路。

本实施方式中，当输入信号的个数为t个，t为奇数时，pmos上拉电路和nmos下拉电路互为镜像电路。

具体实施方式三：参照图2和图4具体说明本实施方式，本实施方式是对具体实施方式二所述的大数逻辑门构造电路作进一步说明，本实施方式中，当γ＝4时，pmos上拉电路的布尔函数op为：

op＝ab+a(c+d)+b(c+d)+cd

＝ab+(a+b)(c+d)+cd，

式中，a、b、c、d表示四个输入信号，

当γ＝4时，nmos下拉电路的布尔函数on为：

on＝abc+abd+acd+bcd

＝ab(c+d)+cd(a+b)。

本实施方式中，在布尔函数中，与逻辑用串联晶体管表示，或逻辑用并联晶体管表示。

将γ＝4时的pmos上拉电路和nmos下拉电路转换为相应的电路，4输入的大数逻辑门的电路如图2所示。图4为该电路的仿真图，通过该仿真图，可以看出构造的4输入的大数逻辑门是正确的。

将γ＝5时的pmos上拉电路和nmos下拉电路转换为相应的电路，5输入的大数逻辑门的电路如图3所示。图5为该电路的仿真图，通过该仿真图，可以看出构造的5输入的大数逻辑门是正确的。

从布尔函数中能够得到与逻辑和或逻辑关系，在pmos上拉电路中，用串联pmos晶体管表示与逻辑，用并联pmos晶体管表示或逻辑；在nmos下拉电路中，用串联nmos晶体管表示与逻辑，用并联nmos晶体管表示或逻辑。

如图2所示，当γ＝4时，根据pmos上拉电路的布尔函数op为：

op＝ab+a(c+d)+b(c+d)+cd

＝ab+(a+b)(c+d)+cd得到的电路为：

pmos管p1和pmos管p2串联，pmos管p3和pmos管p5并联后与并联的pmos管p4和pmos管p6串联，pmos管p7和pmos管p8串联，pmos管p1的源极、pmos管p3的源极、pmos管p5的源极和pmos管p7的源极均连接电源，pmos管p2的漏极、pmos管p4的漏极、pmos管p6的漏极和pmos管p8的漏极均连接反向器的信号输入端，

输入信号a、b、c、d输入到pmos管p1-p8的栅极，

如图2所示，根据γ＝4时，nmos下拉电路的布尔函数on为：

on＝abc+abd+acd+bcd

＝ab(c+d)+cd(a+b)得到的电路为：

nmos管n3和nmos管n4并联后与nmos管n1和nmos管n2串联，nmos管n7和nmos管n8并联后与nmos管n5和nmos管n6串联，nmos管n1的漏极和nmos管n5的漏极均连接反向器的信号输入端，nmos管n3的源极和nmos管n4的源极均连接电源地，nmos管n7的源极和nmos管n8的源极均连接电源地，

输入信号a、b、c、d输入到nmos管n1-n8的栅极。

本实施方式中，a,b,c,d为四个输入信号，具体计算的时候表现为高低电平来进行计算和仿真的，a,b,c,d这些字符在布尔函数里面用来代替输入的高低电平。

具体实施方式四：参照图3和图5具体说明本实施方式，本实施方式是对具体实施方式二所述的大数逻辑门构造电路作进一步说明，本实施方式中，当γ＝5时，pmos上拉电路的布尔函数op为：

op＝abc+abd+abe+acd+ace+bcd+bce+ade+bde+cde

＝ab(c+d+e)+c(a+b)(d+e)+de(a+b+c)，

式中，a、b、c、d、e表示五个输入信号，

当γ＝5时，nmos下拉电路的布尔函数on为：