一种传输门结构的多位多值绝热乘法器的制作方法

本发明涉及一种多位多值绝热乘法器，尤其是涉及一种基于传输门结构的多位多值绝热乘法器。

背景技术：

在超大规模集成电路的发展过程中,乘法器是实时图像处理和数字信号处理的核心,也往往是微处理器中数据处理的关键路径。乘法器完成一次操作的周期基本上决定了微处理器的主频。因此，高性能乘法器的研究和实现对微处理器来说是十分重要的，乘法器性能的提高对微处理器整体性能的改善起重要作用。乘法器的乘法运算是以大量的加法运算为基础的，完成一次乘法运算的基本步骤是产生部分积和对部分积进行求和。

随着集成电路工艺的发展，对乘法器的要求越来越高，传统的采用cmos器件实现的多位多值绝热乘法器越来越难同时满足面积、功耗和运算周期等方面的要求，不断提高的高性能运算需求使得高性能多位多值绝热乘法器的设计和实现仍然是当前的热门话题。

鉴此，设计一种面积小、功耗低和运算周期短的基于传输门结构的多位多值绝热乘法器对于集成电路发展具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种面积小、功耗低和运算周期短的基于传输门结构的多位多值绝热乘法器。

本发明解决上述技术问题所采用的技术方案为：一种基于传输门结构的多位多值绝热乘法器，包括n位多值绝热乘法器单元，n为大于等于2的整数，所述的多值绝热乘法器单元具有第一输入端、第二输入端、低位进位信号输入端、钟控时钟信号输入端、第一功率时钟信号输入端、第二功率时钟信号输入端、本位积输出端、反相本位积输出端、高位进位信号输出端、反相高位进位信号输出端，所述的多值绝热乘法器单元包括门控电路、本位积电路和进位电路，所述的门控电路具有第一输入端、第二输入端、第三输入端、第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端、第八输出端、第九输出端、第一反相输出端、第二反相输出端、第三反相输出端、第四反相输出端、第五反相输出端、第六反相输出端、第七反相输出端、第八反相输出端、第九反相输出端、钟控时钟信号输入端和功率时钟信号输入端；所述的本位积电路具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第五输入端、第六输入端、第一反相输入端、第二反相输入端、第三反相输入端、第四反相输入端、第五反相输入端、第六反相输入端、钟控时钟信号输入端、第一功率时钟信号输入端、第二功率时钟信号输入端、输出端和反相输出端；所述的进位电路具有钟控时钟信号输入端、功率时钟信号输入端、第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第五输入端、第六输入端、第七输入端、第一反相输入端、第二反相输入端、第三反相输入端、第四反相输入端、第五反相输入端、第六反相输入端、第七反相输入端、输出端和反相输出端；所述的门控电路的第一输入端为所述的多值绝热乘法器单元的第一输入端，所述的门控电路的第二输入端为所述的多值绝热乘法器单元的第二输入端，所述的门控电路的第三输入端为所述的多值绝热乘法器单元的低位进位信号输入端，所述的门控电路的钟控时钟信号输入端、所述的本位积电路的钟控时钟信号输入端和所述的进位电路的钟控时钟信号输入端连接且其连接端为所述的多值绝热乘法器单元的钟控时钟信号输入端，所述的门控电路的功率时钟信号输入端、所述的本位积电路的第一功率时钟信号输入端和所述的进位电路的功率时钟信号输入端连接且其连接端为所述的多值绝热乘法器单元的第一功率时钟信号输入端，所述的本位积电路的第二功率时钟信号输入端为所述的多值绝热乘法器单元的第二功率时钟信号输入端，所述的门控电路的第一输出端分别与所述的本位积电路的第一输入端和所述的进位电路的第一输入端连接，所述的门控电路的第二输出端分别与所述的本位积电路的第二输入端和所述的进位电路的第二输入端连接，所述的门控电路的第三输出端分别与所述的本位积电路的第三输入端和所述的进位电路的第三输入端连接，所述的门控电路的第四输出端分别与所述的本位积电路的第四输入端和所述的进位电路的第四输入端连接，所述的门控电路的第五输出端分别与所述的本位积电路的第五输入端和所述的进位电路的第五输入端连接，所述的门控电路的第六输出端分别与所述的本位积电路的第六输入端和所述的进位电路的第六输入端连接，所述的门控电路的第七输出端和所述的进位电路的第七输入端连接，所述的门控电路的第一反相输出端分别与所述的本位积电路的第一反相输入端和所述的进位电路的第一反相输入端连接，所述的门控电路的第二反相输出端分别与所述的本位积电路的第二反相输入端和所述的进位电路的第二反相输入端连接，所述的门控电路的第三反相输出端分别与所述的本位积电路的第三反相输入端和所述的进位电路的第三反相输入端连接，所述的门控电路的第四反相输出端分别与所述的本位积电路的第四反相输入端和所述的进位电路的第四反相输入端连接，所述的门控电路的第五反相输出端分别与所述的本位积电路的第五反相输入端和所述的进位电路的第五反相输入端连接，所述的门控电路的第六反相输出端分别与所述的本位积电路的第六反相输入端和所述的进位电路的第六反相输入端连接，所述的门控电路的第七反相输出端和所述的进位电路的第七反相输入端连接，所述的本位积电路的输出端为所述的多值绝热乘法器单元的本位积输出端，所述的本位积电路的反相输出端为所述的多值绝热乘法器单元的反相本位积输出端，所述的进位电路的输出端为所述的多值绝热乘法器单元的高位进位信号输出端，所述的进位电路的反相输出端为所述的多值绝热乘法器单元的反相高位进位信号输出端，n位所述的多值绝热乘法器单元的钟控时钟信号输入端和第n位所述的多值绝热乘法器单元的反相高位进位信号输出端连接且其连接端为所述的多位多值绝热乘法器的钟控时钟信号输入端，用于接入钟控时钟信号，n位所述的多值绝热乘法器单元的第一钟控时钟信号输入端连接且其连接端为所述的多位多值绝热乘法器的第一钟控时钟信号输入端，用于接入第一功率时钟信号，n位所述的多值绝热乘法器单元中所有位于奇数位的多值绝热乘法器单元的第二钟控时钟信号输入端连接且其连接端为所述的多位多值绝热乘法器的第二钟控时钟信号输入端，用于接入第二功率时钟信号，n位所述的多值绝热乘法器单元中所有位于偶数位的多值绝热乘法器单元的第二钟控时钟信号输入端连接且其连接端为所述的多位多值绝热乘法器的第三钟控时钟信号输入端，用于接入第三功率时钟信号，所述的钟控时钟信号和所述的第一功率时钟信号的幅值电平相同，且两者的相位相差180度，所述的第一功率时钟信号和所述的第二功率时钟信号的相位相同，所述的第一功率时钟信号的幅值电平是所述的第二功率时钟信号的幅值电平的2倍，所述的第三功率时钟信号和所述的第二功率时钟信号的幅值电平相同，且两者的相位相差180度；第k位所述的多值绝热乘法器单元的高位进位信号输出端和第k+1位所述的多值绝热乘法器单元的低位进位信号输入端连接，k＝1，2，…，n-1；第j位所述的多值绝热乘法器单元的第一输入端用于接入第一乘数的第j位信号，第j位所述的多值绝热乘法器单元的第二输入端用于接入第二乘数的第j位信号，j＝1，2，…，n。

所述的门控电路包括三个门控单元和九个二值反相器，所述的门控单元具有输入端、钟控时钟信号输入端，功率时钟信号输入端、第一输出端、第二输出端和第三输出端，三个所述的门控单元分别为第一门控单元、第二门控单元和第三门控单元，九个所述的二值反相器分别为第一二值反相器、第二二值反相器、第三二值反相器、第四二值反相器、第五二值反相器、第六二值反相器、第七二值反相器、第八二值反相器和第九二值反相器；所述的第一门控单元的第一输出端和所述的第一二值反相器的输入端连接且其连接端为所述的门控电路的第一输出端，所述的第一二值反相器的输出端为所述的门控电路的第一反相输出端，所述的第一门控单元的第二输出端和所述的第二二值反相器的输入端连接且其连接端为所述的门控电路的第二输出端，所述的第二二值反相器的输出端为所述的门控电路的第二反相输出端，所述的第一门控单元的第三输出端和所述的第三二值反相器的输入端连接且其连接端为所述的门控电路的第三输出端，所述的第三二值反相器的输出端为所述的门控电路的第三反相输出端，所述的第二门控单元的第一输出端和所述的第四二值反相器的输入端连接且其连接端为所述的门控电路的第四输出端，所述的第四二值反相器的输出端为所述的门控电路的第四反相输出端，所述的第二门控单元的第二输出端和所述的第五二值反相器的输入端连接且其连接端为所述的门控电路的第五输出端，所述的第五二值反相器的输出端为所述的门控电路的第五反相输出端，所述的第二门控单元的第三输出端和所述的第六二值反相器的输入端连接且其连接端为所述的门控电路的第六输出端，所述的第六二值反相器的输出端为所述的门控电路的第六反相输出端，所述的第三门控单元的第一输出端和所述的第七二值反相器的输入端连接且其连接端为所述的门控电路的第七输出端，所述的第七二值反相器的输出端为所述的门控电路的第七反相输出端，所述的第三门控单元的第二输出端和所述的第八二值反相器的输入端连接且其连接端为所述的门控电路的第八输出端，所述的第八二值反相器的输出端为所述的门控电路的第八反相输出端，所述的第三门控单元的第三输出端和所述的第九二值反相器的输入端连接且其连接端为所述的门控电路的第九输出端，所述的第九二值反相器的输出端为所述的门控电路的第九反相输出端，所述的第一门控单元的钟控时钟信号输入端、所述的第二门控单元的钟控时钟信号输入端和所述的第三门控单元的钟控时钟信号输入端连接且其连接端为所述的门控电路的钟控时钟信号输入端，所述的第一门控单元的功率时钟信号输入端、所述的第二门控单元的功率时钟信号输入端和所述的第三门控单元的功率时钟信号输入端连接且其连接端为所述的门控电路的功率时钟信号输入端，所述的第一门控单元的输入端为所述的门控电路的第一输入端，所述的第二门控单元的输入端为所述的门控电路的第二输入端，所述的第三门控单元的输入端为所述的门控电路的第三输入端。该电路在传统cmos工艺下将二值电路转换为多值文字电路的功能，输出信号的逻辑电平为0或电源vdd，稳定性好，且可靠性高。

所述的第一门控单元包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管和二输入与门，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的第一pmos管的源极和所述的第二pmos管的源极连接且其连接端为所述的第一门控单元的功率时钟信号输入端，所述的第三pmos管的源极和所述的第四pmos管的源极连接且其连接端为所述的第一门控单元的钟控时钟信号输入端；所述的第一pmos管的栅极、所述的第一nmos管的栅极、所述的第三pmos管的栅极和所述的第三nmos管的栅极连接且其连接端为所述的第一门控单元的输入端，所述的第一pmos管的漏极、所述的第二pmos管的栅极、所述的第一nmos管的漏极和所述的第二nmos管的栅极连接，所述的第一nmos管的源极、所述的第二nmos管的源极、所述的第三nmos管的源极和所述的第四nmos管的源极均接地，所述的第三nmos管的漏极、所述的第四nmos管的栅极、所述的第三pmos管的漏极和所述的第四pmos管的栅极连接，所述的第二pmos管的漏极、所述的第二nmos管的漏极和所述的二输入与门的第一输入端连接且其连接端为所述的第一门控单元的第一输出端，所述的第四pmos管的漏极、所述的第四nmos管的漏极和所述的二输入与门的第二输入端连接且其连接端为所述的第一门控单元的第三输出端，所述的二输入与门的输出端为所述的第一门控单元的第二输出端；所述的第二门控单元和所述的第三门控单元的电路结构与所述的第一门控单元的电路结构相同。该电路通过第一pmos管、第一nmos管、第三nmos管和第三pmos管的阈值电压的与之匹配，使电路第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管和二输入与门实现，可以在cmos工艺下将多值信号转换为二值控制信号，保证电路的逻辑功能的实现。

所述的第一pmos管的阈值电压为-0.6126v，所述的第一nmos管的阈值电压为-0.2457v，所述的第三nmos管的阈值电压为0.243v，所述的第三pmos管的阈值电压为0.4891v。该电路在传统cmos工艺下可以实现最大间隔的反相器阈值区分。

所述的本位积电路包括第五pmos管、第六pmos管、第七pmos管、第八pmos管、第九pmos管、第十pmos管、第十一pmos管、第十二pmos管、第十三pmos管、第十四pmos管、第十五pmos管、第十六pmos管、第十七pmos管、第十八pmos管、第十九pmos管、第二十pmos管、第五nmos管、第六nmos管、第七nmos管、第八nmos管、第九nmos管、第十nmos管、第十一nmos管、第十二nmos管、第十三nmos管、第十四nmos管、第十五nmos管、第十六nmos管、第十七nmos管、第十八nmos管、第十九nmos管和第二十nmos管；所述的第五pmos管的源极、所述的第六pmos管的源极、所述的第五nmos管的漏极、所述的第六nmos管的漏极、所述的第十pmos管的源极、所述的第十一pmos管的源极、所述的第十nmos管的漏极和所述的第十一nmos管的漏极连接且其连接端为所述的本位积电路的第二功率时钟信号输入端，所述的第七pmos管的源极、所述的第八pmos管的源极、所述的第七nmos管的漏极、所述的第八nmos管的漏极、所述的第九pmos管的源极、所述的第十六pmos管的源极、所述的第九nmos管的漏极、所述的第十六nmos管的漏极、第十九pmos管的源极和所述的第二十pmos管的源极连接且其连接端为所述的本位积电路的第一功率时钟信号输入端，所述的第十九nmos管的漏极和所述的第二十nmos管的漏极连接且其连接端为所述的本位积电路的钟控时钟信号输入端，所述的第五nmos管的栅极、所述的第七pmos管的栅极和所述的第十nmos管的栅极连接且其连接端为所述的本位积电路的第二输入端，所述的第五pmos管的栅极、所述的第七nmos管的栅极和所述的第十pmos管的栅极连接且其连接端为所述的本位积电路的第二反相输入端，所述的第六nmos管的栅极、所述的第八pmos管的栅极和所述的第十一nmos管的栅极连接且其连接端为所述的本位积电路的第三输入端，所述的第六pmos管的栅极、所述的第八nmos管的栅极和所述的第十一pmos管的栅极连接且其连接端为所述的本位积电路的第三反相输入端，所述的第十六nmos管的栅极为所述的本位积电路的第一输入端，所述的第十六pmos管的栅极为所述的本位积电路的第一反相输入端，所述的第九nmos管的栅极为所述的本位积电路的第四输入端，所述的第九pmos管的栅极为所述的本位积电路的第四反相输入端，所述的第十二nmos管的栅极、所述的第十五pmos管的栅极和所述的第十七nmos管的栅极连接且其连接端为所述的本位积电路的第五输入端，所述的第十二pmos管的栅极、所述的第十五nmos管的栅极和所述的第十七pmos管的栅极连接且其连接端为所述的本位积电路的第五反相输入端，所述的第十三nmos管的栅极、所述的第十四pmos管的栅极和所述的第十八nmos管的栅极连接且其连接端为所述的本位积电路的第六输入端，所述的第十三pmos管的栅极、所述的第十四nmos管的栅极和所述的第十八pmos管的栅极连接且其连接端为所述的本位积电路的第六反相输入端，所述的第五pmos管的漏极、所述的第五nmos管的源极、所述的第十二pmos管的源极和所述的第十二nmos管的漏极连接，所述的第六pmos管的漏极、所述的第六nmos管的源极、所述的第十三pmos管的源极和所述的第十三nmos管的漏极连接，所述的第七pmos管的漏极、所述的第七nmos管的源极、所述的第十四pmos管的源极和所述的第十四nmos管的漏极连接，所述的第八pmos管的漏极、所述的第八nmos管的源极、所述的第十五pmos管的源极和所述的第十五nmos管的漏极连接，所述的第十pmos管的漏极、所述的第十nmos管的源极、所述的第十七pmos管的源极和所述的第十七nmos管的漏极连接，所述的第十一pmos管的漏极、所述的第十一nmos管的源极、所述的第十八pmos管的源极和所述的第十八nmos管的漏极连接，所述的第十二pmos管的漏极、所述的第十二nmos管的源极、所述的第十三pmos管的漏极、所述的第十三nmos管的源极、所述的第十四pmos管的漏极、所述的第十四nmos管的源极、所述的第十五pmos管的漏极、所述的第十五nmos管的源极、所述的第十九pmos管的漏极、所述的第十九nmos管的源极、所述的第二十pmos管的栅极和所述的第二十nmos管的栅极连接且其连接端为所述的本位积电路的输出端，所述的第九pmos管的漏极、所述的第九nmos管的源极、所述的第十六pmos管的漏极、所述的第十六nmos管的源极、所述的第十七pmos管的漏极、所述的第十七nmos管的源极、所述的第十八pmos管的漏极、所述的第十八nmos管的源极、所述的第二十pmos管的漏极、所述的第二十nmos管的源极、所述的第十九pmos管的栅极和所述的第十九nmos管的栅极连接且其连接端为所述的本位积电路的反相输出端。该电路采用传输门结构设计，在数据恢复阶段，通过第五nmos管和第五pmos管构成的传输门、第六nmos管和第六pmos管构成的传输门、第十nmos管和第十pmos管构成的传输门、第十一nmos管和第十一pmos管构成的传输门、第十二nmos管和第十二pmos管构成的传输门、第十三nmos管和第十三pmos管构成的传输门、第十七nmos管和第十七pmos管构成的传输门、第十八nmos管和第十八pmos管构成的传输门、第七nmos管和第七pmos管构成的传输门、第八nmos管和第八pmos管构成的传输门、第九nmos管和第九pmos管构成的传输门、第十四nmos管和第十四pmos管构成的传输门、第十五nmos管和第十五pmos管构成的传输门以及第十六nmos管和第十六pmos管构成的传输门，将信号电压降为0v，电荷以完全绝热的恢复方式从本位积电路的输出端(节点p)通过第五nmos管和第五pmos管构成的传输门、第六nmos管和第六pmos管构成的传输门、第十二nmos管和第十二pmos管构成的传输门以及第十三nmos管和第十三pmos管构成的传输门传输到本位积电路的第二功率时钟信号输入端，从节点p通过第七nmos管和第七pmos管构成的传输门、第八nmos管和第八pmos管构成的传输门、第十四nmos管和第十四pmos管构成的传输门以及第十五nmos管和第十五pmos管构成的传输门传输到本位积电路的第一功率时钟信号输入端，从节点通过第九nmos管和第九pmos管构成的传输门、第十六nmos管和第十六pmos管构成的传输门传输到本位积电路的第一功率时钟信号输入端，从节点通过第十nmos管和第十pmos管构成的传输门、第十一nmos管和第十一pmos管构成的传输门、第十七nmos管和第十七pmos管构成的传输门、第十八nmos管和第十八pmos管构成的传输门传输到本位积电路的第二功率时钟信号输入端，没有阈值损失，由此本发明的多值绝热本位积电路不会导致输出数据出错，可靠性较高，且功耗较低。

所述的进位电路包括第二十一pmos管、第二十二pmos管、第二十三pmos管、第二十四pmos管、第二十五pmos管、第二十六pmos管、第二十七pmos管、第二十八pmos管、第二十九pmos管、第三十pmos管、第三十一pmos管、第三十二pmos管、第三十三pmos管、第三十四pmos管、第三十五pmos管、第三十六pmos管、第二十一nmos管、第二十二nmos管、第二十三nmos管、第二十四nmos管、第二十五nmos管、第二十六nmos管、第二十七nmos管、第二十八nmos管、第二十九nmos管、第三十nmos管、第三十一nmos管、第三十二nmos管、第三十三nmos管、第三十四nmos管、第三十五nmos管和第三十六nmos管所述的第二十一pmos管的源极、所述的第二十一nmos管的漏极、所述的第二十二pmos管的源极、所述的第二十二nmos管的漏极、所述的第二十三pmos管的源极、所述的第二十三nmos管的漏极、所述的第二十四pmos管的源极、所述的第二十四nmos管的漏极、所述的第二十五pmos管的源极、所述的第二十五nmos管的漏极、所述的第二十九pmos管的源极、所述的第二十九nmos管的漏极、所述的第三十五pmos管的源极和所述的第三十六pmos管的源极连接且其连接端为所述的进位电路的功率时钟信号输入端，所述的第三十五nmos管的漏极和所述的第三十六nmos管的漏极连接且其连接端为所述的进位电路的钟控时钟信号输入端，所述的第二十一nmos管的栅极、所述的第二十六nmos管的栅极和所述的第三十二nmos管的栅极连接且其连接端为所述的进位电路的第三输入端，所述的第二十一pmos管的栅极、所述的第二十六pmos管的栅极和所述的第三十二pmos管的栅极连接且其连接端为所述的进位电路的第三反相输入端，所述的第二十二nmos管的栅极和所述的第二十三pmos管的栅极连接且其连接端为所述的进位电路的第七输入端，所述的第二十二pmos管的栅极和所述的第二十三nmos管的栅极连接且其连接端为所述的进位电路的第七反相输入端，所述的第二十四nmos管的栅极、所述的第二十七nmos管的栅极和所述的第三十三nmos管的栅极连接且其连接端为所述的进位电路的第二输入端，所述的第二十四pmos管的栅极、所述的第二十七pmos管的栅极和所述的第三十三pmos管的栅极连接且其连接端为所述的进位电路的第二反相输入端，所述的第二十五nmos管的栅极为所述的进位电路的第一输入端，所述的第二十五pmos管的栅极为所述的进位电路的第一反相输入端，所述的第二十八nmos管的栅极、所述的第三十一nmos管的栅极、所述的第三十四nmos管的栅极连接且其连接端为所述的进位电路的第五输入端，所述的第二十八pmos管的栅极、所述的第三十一pmos管的栅极、所述的第三十四pmos管的栅极连接且其连接端为所述的进位电路的第五反相输入端，所述的第二十九nmos管的栅极为所述的进位电路的第四输入端，所述的第二十九pmos管的栅极为所述的进位电路的第四反相输入端，所述的第三十nmos管的栅极为所述的进位电路的第六输入端，所述的第三十pmos管的栅极为所述的进位电路的第六反相输入端，所述的第二十一pmos管的漏极、所述的第二十一nmos管的源极、所述的第三十pmos管的源极和所述的第三十nmos管的漏极连接，所述的第二十二pmos管的漏极、所述的第二十二nmos管的源极、所述的第二十六pmos管的源极、所述的第二十六nmos管的漏极、所述的第二十七pmos管的源极和所述的第二十七nmos管的漏极连接，所述的第二十六pmos管的漏极、所述的第二十六nmos管的源极、所述的第三十一nmos管的漏极和所述的第三十一pmos管的源极连接，所述的第二十七pmos管的漏极、所述的第二十七nmos管的源极、所述的第三十二nmos管的漏极和所述的第三十二pmos管的源极连接，所述的第二十三pmos管的漏极、所述的第二十三nmos管的源极、所述的第三十三pmos管的源极、所述的第三十三nmos管的漏极、所述的第二十八pmos管的源极和所述的第二十八nmos管的漏极连接，所述的第二十四pmos管的漏极、所述的第二十四nmos管的源极、所述的第三十四pmos管的源极和所述的第三十四nmos管的漏极连接，所述的第三十pmos管的漏极、所述的第三十nmos管的源极、所述的第三十一pmos管的漏极、所述的第三十一nmos管的源极、所述的第三十二pmos管的漏极、所述的第三十二nmos管的源极、所述的第三十五pmos管的漏极、所述的第三十五nmos管的源极、所述的第三十六pmos管的栅极和所述的第三十六nmos管的栅极连接且其连接端为所述的进位电路的输出端，所述的第二十五pmos管的漏极、所述的第二十五nmos管的源极、所述的第二十八pmos管的漏极、所述的第二十八nmos管的源极、所述的第二十九pmos管的漏极、所述的第二十九nmos管的源极、所述的第三十三pmos管的漏极、所述的第三十三nmos管的源极、所述的第三十四pmos管的漏极、所述的第三十四nmos管的源极、所述的第三十六pmos管的漏极、所述的第三十六nmos管的源极、所述的第三十五pmos管的栅极和所述的第三十五nmos管的栅极连接且其连接端为所述的进位电路的反相输出端。该电路采用传输门结构设计，在数据恢复阶段，通过第二十一nmos管和第二十一pmos管构成的传输门、第二十二nmos管和第二十二pmos管构成的传输门、第二十三nmos管和第二十三pmos管构成的传输门、第二十四nmos管和第二十四pmos管构成的传输门、第二十五nmos管和第二十五pmos管构成的传输门、第二十六nmos管和第二十六pmos管构成的传输门、第二十七nmos管和第二十七pmos管构成的传输门、第二十八nmos管和第二十八pmos管构成的传输门、第二十九nmos管和第二十九pmos管构成的传输门、第三十nmos管和第三十pmos管构成的传输门、第三十一nmos管和第三十一pmos管构成的传输门、第三十二nmos管和第三十二pmos管构成的传输门、第三十三nmos管和第三十三pmos管构成的传输门、第三十四nmos管和第三十四pmos管构成的传输门，将信号电压降为0v，电荷以完全绝热的恢复方式从进位电路的输出端和反相输出端通过第二十一nmos管和第二十一pmos管构成的传输门、第二十二nmos管和第二十二pmos管构成的传输门、第二十三nmos管和第二十三pmos管构成的传输门、第二十四nmos管和第二十四pmos管构成的传输门、第二十五nmos管和第二十五pmos管构成的传输门、第二十六nmos管和第二十六pmos管构成的传输门、第二十七nmos管和第二十七pmos管构成的传输门、第二十八nmos管和第二十八pmos管构成的传输门、第二十九nmos管和第二十九pmos管构成的传输门、第三十nmos管和第三十pmos管构成的传输门、第三十一nmos管和第三十一pmos管构成的传输门、第三十二nmos管和第三十二pmos管构成的传输门、第三十三nmos管和第三十三pmos管构成的传输门、第三十四nmos管和第三十四pmos管构成的传输门传输到进位电路的功率时钟输入端，没有阈值损失，由此本发明的多值绝热进位电路不会导致输出数据出错，可靠性较高，且功耗较低。

所述的二输入与门包括第三十七pmos管、第三十八pmos管、第三十九pmos管、第三十七nmos管、第三十八nmos管和第三十九nmos管，所述的第三十七pmos管的源极、所述的第三十八pmos管的源极和所述的第三十九pmos管的源极均接入电源，所述的第三十七pmos管的栅极和所述的第三十七nmos管的栅极连接且其连接端为所述的二输入与门的第一输入端，所述的第三十八pmos管的栅极和所述的第三十八nmos管的栅极连接且其连接端为所述的二输入与门的第二输入端，所述的第三十七pmos管的漏极、所述的第三十七nmos管的漏极、所述的第三十八pmos管的漏极、所述的第三十九pmos管的栅极和所述的第三十九nmos管的栅极连接，所述的第三十七nmos管的源极和所述的第三十八nmos管的漏极连接，所述的第三十九pmos管的漏极和所述的第三十九nmos管的漏极连接且其连接端为所述的二输入与门的输出端，所述的第三十八nmos管的源极和所述的第三十九nmos管的源极分别接地。该电路在采用传统cmos工艺下，由文字信号⁰x⁰和²x²直接产生¹x¹的功能，减少了多值信号的产生电路，降低电路的硬件开销。

与现有技术相比，本发明的优点在于通过n位多值绝热乘法器单元构建基于传输门结构的多位多值绝热乘法器，n为大于等于2的整数，多值绝热乘法器单元具有第一输入端、第二输入端、低位进位信号输入端、钟控时钟信号输入端、第一功率时钟信号输入端、第二功率时钟信号输入端、本位积输出端、反相本位积输出端、高位进位信号输出端、反相高位进位信号输出端，多值绝热乘法器单元包括门控电路、本位积电路和进位电路，门控电路具有第一输入端、第二输入端、第三输入端、第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端、第八输出端、第九输出端、第一反相输出端、第二反相输出端、第三反相输出端、第四反相输出端、第五反相输出端、第六反相输出端、第七反相输出端、第八反相输出端、第九反相输出端、钟控时钟信号输入端和功率时钟信号输入端；本位积电路具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第五输入端、第六输入端、第一反相输入端、第二反相输入端、第三反相输入端、第四反相输入端、第五反相输入端、第六反相输入端、钟控时钟信号输入端、第一功率时钟信号输入端、第二功率时钟信号输入端、输出端和反相输出端；进位电路具有钟控时钟信号输入端、功率时钟信号输入端、第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第五输入端、第六输入端、第七输入端、第一反相输入端、第二反相输入端、第三反相输入端、第四反相输入端、第五反相输入端、第六反相输入端、第七反相输入端、输出端和反相输出端；门控电路的第一输入端为多值绝热乘法器单元的第一输入端，门控电路的第二输入端为多值绝热乘法器单元的第二输入端，门控电路的第三输入端为多值绝热乘法器单元的低位进位信号输入端，门控电路的钟控时钟信号输入端、本位积电路的钟控时钟信号输入端和进位电路的钟控时钟信号输入端连接且其连接端为多值绝热乘法器单元的钟控时钟信号输入端，门控电路的功率时钟信号输入端、本位积电路的第一功率时钟信号输入端和进位电路的功率时钟信号输入端连接且其连接端为多值绝热乘法器单元的第一功率时钟信号输入端，本位积电路的第二功率时钟信号输入端为多值绝热乘法器单元的第二功率时钟信号输入端，门控电路的第一输出端分别与本位积电路的第一输入端和进位电路的第一输入端连接，门控电路的第二输出端分别与本位积电路的第二输入端和进位电路的第二输入端连接，门控电路的第三输出端分别与本位积电路的第三输入端和进位电路的第三输入端连接，门控电路的第四输出端分别与本位积电路的第四输入端和进位电路的第四输入端连接，门控电路的第五输出端分别与本位积电路的第五输入端和进位电路的第五输入端连接，门控电路的第六输出端分别与本位积电路的第六输入端和进位电路的第六输入端连接，门控电路的第七输出端和进位电路的第七输入端连接，门控电路的第一反相输出端分别与本位积电路的第一反相输入端和进位电路的第一反相输入端连接，门控电路的第二反相输出端分别与本位积电路的第二反相输入端和进位电路的第二反相输入端连接，门控电路的第三反相输出端分别与本位积电路的第三反相输入端和进位电路的第三反相输入端连接，门控电路的第四反相输出端分别与本位积电路的第四反相输入端和进位电路的第四反相输入端连接，门控电路的第五反相输出端分别与本位积电路的第五反相输入端和进位电路的第五反相输入端连接，门控电路的第六反相输出端分别与本位积电路的第六反相输入端和进位电路的第六反相输入端连接，门控电路的第七反相输出端和进位电路的第七反相输入端连接，本位积电路的输出端为多值绝热乘法器单元的本位积输出端，本位积电路的反相输出端为多值绝热乘法器单元的反相本位积输出端，进位电路的输出端为多值绝热乘法器单元的高位进位信号输出端，进位电路的反相输出端为多值绝热乘法器单元的反相高位进位信号输出端，n位多值绝热乘法器单元的钟控时钟信号输入端和第n位多值绝热乘法器单元的反相高位进位信号输出端连接且其连接端为多位多值绝热乘法器的钟控时钟信号输入端，用于接入钟控时钟信号，n位多值绝热乘法器单元的第一钟控时钟信号输入端连接且其连接端为多位多值绝热乘法器的第一钟控时钟信号输入端，用于接入第一功率时钟信号，n位多值绝热乘法器单元中所有位于奇数位的多值绝热乘法器单元的第二钟控时钟信号输入端连接且其连接端为多位多值绝热乘法器的第二钟控时钟信号输入端，用于接入第二功率时钟信号，n位多值绝热乘法器单元中所有位于偶数位的多值绝热乘法器单元的第二钟控时钟信号输入端连接且其连接端为多位多值绝热乘法器的第三钟控时钟信号输入端，用于接入第三功率时钟信号，钟控时钟信号和第一功率时钟信号的幅值电平相同，且两者的相位相差180度，第一功率时钟信号和第二功率时钟信号的相位相同，第一功率时钟信号的幅值电平是第二功率时钟信号的幅值电平的2倍，第三功率时钟信号和第二功率时钟信号的幅值电平相同，且两者的相位相差180度；第k位多值绝热乘法器单元的高位进位信号输出端和第k+1位多值绝热乘法器单元的低位进位信号输入端连接，k＝1，2，…，n-1；第j位多值绝热乘法器单元的第一输入端用于接入第一乘数的第j位信号，第j位多值绝热乘法器单元的第二输入端用于接入第二乘数的第j位信号，j＝1，2，…，n，本位积电路和进位电路均采用全绝热的方式实现，其内电荷以完全绝热的恢复方式回收，降低了电路的功耗较低，同时其内多值信号采用门控电路开关控制的二值方式实现，可以提高电路的工作速度，缩短运算周期，降低电路的硬件开销，使其面积较小。

附图说明

图1(a)为本发明的多位多值绝热乘法器的结构图；

图1(b)本发明的多值绝热乘法器单元的结构图；

图2(a)为本发明的多值绝热乘法器单元电路的门控电路的符号图；

图2(b)为本发明的多值绝热乘法器单元电路的门控电路的结构图；

图2(c)为本发明的多值绝热乘法器单元电路的第一门控单元的符号图；

图3为本发明的多值绝热乘法器单元电路的第一门控单元的电路图；

图4为本发明的多值绝热乘法器单元电路的本位积电路的电路图；

图5为本发明的多值绝热乘法器单元电路的进位电路的电路图；

图6为本发明的多值绝热乘法器单元电路的时钟信号的波形图；

图7为本发明的多值绝热乘法器单元电路的二输入与门的电路图；

图8为本发明的多位多值绝热乘法器的工作过程仿真图；

图9为本发明的多位多值绝热乘法器的静态噪声容限仿真图；

图10为本发明的多位多值绝热乘法器的功耗和泄漏功率的测试波形图；

图11为本发明的多位多值绝热乘法器在电压波动下的功耗延迟积波形；

图12为本发明的多位多值绝热乘法器与现有的乘法器的功耗比较图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1(a)、1(b)和2(a)所示，一种基于传输门结构的多位多值绝热乘法器，包括n位多值绝热乘法器单元，n为大于等于2的整数，多值绝热乘法器单元具有第一输入端、第二输入端、低位进位信号输入端、钟控时钟信号输入端、第一功率时钟信号输入端、第二功率时钟信号输入端、本位积输出端、反相本位积输出端、高位进位信号输出端、反相高位进位信号输出端，多值绝热乘法器单元包括门控电路1、本位积电路2和进位电路3，门控电路1具有第一输入端、第二输入端、第三输入端、第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端、第八输出端、第九输出端、第一反相输出端、第二反相输出端、第三反相输出端、第四反相输出端、第五反相输出端、第六反相输出端、第七反相输出端、第八反相输出端、第九反相输出端、钟控时钟信号输入端和功率时钟信号输入端；本位积电路2具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第五输入端、第六输入端、第一反相输入端、第二反相输入端、第三反相输入端、第四反相输入端、第五反相输入端、第六反相输入端、钟控时钟信号输入端、第一功率时钟信号输入端、第二功率时钟信号输入端、输出端和反相输出端；进位电路3具有钟控时钟信号输入端、功率时钟信号输入端、第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第五输入端、第六输入端、第七输入端、第一反相输入端、第二反相输入端、第三反相输入端、第四反相输入端、第五反相输入端、第六反相输入端、第七反相输入端、输出端和反相输出端；门控电路1的第一输入端为多值绝热乘法器单元的第一输入端，门控电路1的第二输入端为多值绝热乘法器单元的第二输入端，门控电路1的第三输入端为多值绝热乘法器单元的低位进位信号输入端，门控电路1的钟控时钟信号输入端、本位积电路2的钟控时钟信号输入端和进位电路3的钟控时钟信号输入端连接且其连接端为多值绝热乘法器单元的钟控时钟信号输入端，门控电路1的功率时钟信号输入端、本位积电路2的第一功率时钟信号输入端和进位电路3的功率时钟信号输入端连接且其连接端为多值绝热乘法器单元的第一功率时钟信号输入端，本位积电路2的第二功率时钟信号输入端为多值绝热乘法器单元的第二功率时钟信号输入端，门控电路1的第一输出端分别与本位积电路2的第一输入端和进位电路3的第一输入端连接，门控电路1的第二输出端分别与本位积电路2的第二输入端和进位电路3的第二输入端连接，门控电路1的第三输出端分别与本位积电路2的第三输入端和进位电路3的第三输入端连接，门控电路1的第四输出端分别与本位积电路2的第四输入端和进位电路3的第四输入端连接，门控电路1的第五输出端分别与本位积电路2的第五输入端和进位电路3的第五输入端连接，门控电路1的第六输出端分别与本位积电路2的第六输入端和进位电路3的第六输入端连接，门控电路1的第七输出端和进位电路3的第七输入端连接，门控电路1的第一反相输出端分别与本位积电路2的第一反相输入端和进位电路3的第一反相输入端连接，门控电路1的第二反相输出端分别与本位积电路2的第二反相输入端和进位电路3的第二反相输入端连接，门控电路1的第三反相输出端分别与本位积电路2的第三反相输入端和进位电路3的第三反相输入端连接，门控电路1的第四反相输出端分别与本位积电路2的第四反相输入端和进位电路3的第四反相输入端连接，门控电路1的第五反相输出端分别与本位积电路2的第五反相输入端和进位电路3的第五反相输入端连接，门控电路1的第六反相输出端分别与本位积电路2的第六反相输入端和进位电路3的第六反相输入端连接，门控电路1的第七反相输出端和进位电路3的第七反相输入端连接，本位积电路2的输出端为多值绝热乘法器单元的本位积输出端，本位积电路2的反相输出端为多值绝热乘法器单元的反相本位积输出端，进位电路3的输出端为多值绝热乘法器单元的高位进位信号输出端，进位电路3的反相输出端为多值绝热乘法器单元的反相高位进位信号输出端，n位多值绝热乘法器单元的钟控时钟信号输入端和第n位多值绝热乘法器单元的反相高位进位信号输出端连接且其连接端为多位多值绝热乘法器的钟控时钟信号输入端，用于接入钟控时钟信号n位多值绝热乘法器单元的第一钟控时钟信号输入端连接且其连接端为多位多值绝热乘法器的第一钟控时钟信号输入端，用于接入第一功率时钟信号φ，n位多值绝热乘法器单元中所有位于奇数位的多值绝热乘法器单元的第二钟控时钟信号输入端连接且其连接端为多位多值绝热乘法器的第二钟控时钟信号输入端，用于接入第二功率时钟信号φ1，n位多值绝热乘法器单元中所有位于偶数位的多值绝热乘法器单元的第二钟控时钟信号输入端连接且其连接端为多位多值绝热乘法器的第三钟控时钟信号输入端，用于接入第三功率时钟信号钟控时钟信号和第一功率时钟信号φ的幅值电平相同，且两者的相位相差180度，第一功率时钟信号φ和第二功率时钟信号φ1的相位相同，第一功率时钟信号φ的幅值电平是第二功率时钟信号φ1的幅值电平的2倍，第三功率时钟信号和第二功率时钟信号φ1的幅值电平相同，且两者的相位相差180度；第k位多值绝热乘法器单元的高位进位信号输出端和第k+1位多值绝热乘法器单元的低位进位信号输入端连接，k＝1，2，…，n-1；第j位多值绝热乘法器单元的第一输入端用于接入第一乘数的第j位信号，第j位多值绝热乘法器单元的第二输入端用于接入第二乘数的第j位信号，j＝1，2，…，n。

本实施例中，如图2(b)和2(c)所示，门控电路1包括三个门控单元和九个二值反相器，门控单元具有输入端、钟控时钟信号输入端，功率时钟信号输入端、第一输出端、第二输出端和第三输出端，三个门控单元分别为第一门控单元t1、第二门控单元t2和第三门控单元t3，九个二值反相器分别为第一二值反相器not1、第二二值反相器not2、第三二值反相器not3、第四二值反相器not4、第五二值反相器not5、第六二值反相器not6、第七二值反相器not7、第八二值反相器not8和第九二值反相器not9；第一门控单元t1的第一输出端和第一二值反相器not1的输入端连接且其连接端为门控电路1的第一输出端，第一二值反相器not1的输出端为门控电路1的第一反相输出端，第一门控单元t1的第二输出端和第二二值反相器not2的输入端连接且其连接端为门控电路1的第二输出端，第二二值反相器not2的输出端为门控电路1的第二反相输出端，第一门控单元t1的第三输出端和第三二值反相器not3的输入端连接且其连接端为门控电路1的第三输出端，第三二值反相器not3的输出端为门控电路1的第三反相输出端，第二门控单元t2的第一输出端和第四二值反相器not4的输入端连接且其连接端为门控电路1的第四输出端，第四二值反相器not4的输出端为门控电路1的第四反相输出端，第二门控单元t2的第二输出端和第五二值反相器not5的输入端连接且其连接端为门控电路1的第五输出端，第五二值反相器not5的输出端为门控电路1的第五反相输出端，第二门控单元t2的第三输出端和第六二值反相器not6的输入端连接且其连接端为门控电路1的第六输出端，第六二值反相器not6的输出端为门控电路1的第六反相输出端，第三门控单元t3的第一输出端和第七二值反相器not7的输入端连接且其连接端为门控电路1的第七输出端，第七二值反相器not7的输出端为门控电路1的第七反相输出端，第三门控单元t3的第二输出端和第八二值反相器not8的输入端连接且其连接端为门控电路1的第八输出端，第八二值反相器not8的输出端为门控电路1的第八反相输出端，第三门控单元t3的第三输出端和第九二值反相器not9的输入端连接且其连接端为门控电路1的第九输出端，第九二值反相器not9的输出端为门控电路1的第九反相输出端，第一门控单元t1的钟控时钟信号输入端、第二门控单元t2的钟控时钟信号输入端和第三门控单元t3的钟控时钟信号输入端连接且其连接端为门控电路1的钟控时钟信号输入端，第一门控单元t1的功率时钟信号输入端、第二门控单元t2的功率时钟信号输入端和第三门控单元t3的功率时钟信号输入端连接且其连接端为门控电路1的功率时钟信号输入端，第一门控单元t1的输入端为门控电路1的第一输入端，第二门控单元t2的输入端为门控电路1的第二输入端，第三门控单元t3的输入端为门控电路1的第三输入端。

本实施例中，如图3所示，第一门控单元t1包括第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4和二输入与门and1，二输入与门and1具有第一输入端、第二输入端和输出端，第一pmos管p1的源极和第二pmos管p2的源极连接且其连接端为第一门控单元t1的功率时钟信号输入端，第三pmos管p3的源极和第四pmos管p4的源极连接且其连接端为第一门控单元t1的钟控时钟信号输入端；第一pmos管p1的栅极、第一nmos管n1的栅极、第三pmos管p3的栅极和第三nmos管n3的栅极连接且其连接端为第一门控单元t1的输入端，第一pmos管p1的漏极、第二pmos管p2的栅极、第一nmos管n1的漏极和第二nmos管n2的栅极连接，第一nmos管n1的源极、第二nmos管n2的源极、第三nmos管n3的源极和第四nmos管n4的源极均接地，第三nmos管n3的漏极、第四nmos管n4的栅极、第三pmos管p3的漏极和第四pmos管p4的栅极连接，第二pmos管p2的漏极、第二nmos管n2的漏极和二输入与门and1的第一输入端连接且其连接端为第一门控单元t1的第一输出端，第四pmos管p4的漏极、第四nmos管n4的漏极和二输入与门and1的第二输入端连接且其连接端为第一门控单元t1的第三输出端，二输入与门and1的输出端为第一门控单元t1的第二输出端；第二门控单元t2和第三门控单元t3的电路结构与第一门控单元t1的电路结构相同。

本实施例中，第一pmos管p1的阈值电压为-0.6126v，第一nmos管n1的阈值电压为-0.2457v，第三nmos管n3的阈值电压为0.243v，第三pmos管p3的阈值电压为0.4891v。

本实施例中，如图4所示，本位积电路2包括第五pmos管p5、第六pmos管p6、第七pmos管p7、第八pmos管p8、第九pmos管p9、第十pmos管p10、第十一pmos管p11、第十二pmos管p12、第十三pmos管p13、第十四pmos管p14、第十五pmos管p15、第十六pmos管p16、第十七pmos管p17、第十八pmos管p18、第十九pmos管p19、第二十pmos管p20、第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8、第九nmos管n9、第十nmos管n10、第十一nmos管n11、第十二nmos管n12、第十三nmos管n13、第十四nmos管n14、第十五nmos管n15、第十六nmos管n16、第十七nmos管n17、第十八nmos管n18、第十九nmos管n19和第二十nmos管n20；第五pmos管p5的源极、第六pmos管p6的源极、第五nmos管n5的漏极、第六nmos管n6的漏极、第十pmos管p10的源极、第十一pmos管p11的源极、第十nmos管n10的漏极和第十一nmos管n11的漏极连接且其连接端为本位积电路2的第二功率时钟信号输入端，第七pmos管p7的源极、第八pmos管p8的源极、第七nmos管n7的漏极、第八nmos管n8的漏极、第九pmos管p9的源极、第十六pmos管p16的源极、第九nmos管n9的漏极、第十六nmos管n16的漏极、第十九pmos管p19的源极和第二十pmos管p20的源极连接且其连接端为本位积电路2的第一功率时钟信号输入端，第十九nmos管n19的漏极和第二十nmos管n20的漏极连接且其连接端为本位积电路2的钟控时钟信号输入端，第五nmos管n5的栅极、第七pmos管p7的栅极和第十nmos管n10的栅极连接且其连接端为本位积电路2的第二输入端，第五pmos管p5的栅极、第七nmos管n7的栅极和第十pmos管p10的栅极连接且其连接端为本位积电路2的第二反相输入端，第六nmos管n6的栅极、第八pmos管p8的栅极和第十一nmos管n11的栅极连接且其连接端为本位积电路2的第三输入端，第六pmos管p6的栅极、第八nmos管n8的栅极和第十一pmos管p11的栅极连接且其连接端为本位积电路2的第三反相输入端，第十六nmos管n16的栅极为本位积电路2的第一输入端，第十六pmos管p16的栅极为本位积电路2的第一反相输入端，第九nmos管n9的栅极为本位积电路2的第四输入端，第九pmos管p9的栅极为本位积电路2的第四反相输入端，第十二nmos管n12的栅极、第十五pmos管p15的栅极和第十七nmos管n17的栅极连接且其连接端为本位积电路2的第五输入端，第十二pmos管p12的栅极、第十五nmos管n15的栅极和第十七pmos管p17的栅极连接且其连接端为本位积电路2的第五反相输入端，第十三nmos管n13的栅极、第十四pmos管p14的栅极和第十八nmos管n18的栅极连接且其连接端为本位积电路2的第六输入端，第十三pmos管p13的栅极、第十四nmos管n14的栅极和第十八pmos管p18的栅极连接且其连接端为本位积电路2的第六反相输入端，第五pmos管p5的漏极、第五nmos管n5的源极、第十二pmos管p12的源极和第十二nmos管n12的漏极连接，第六pmos管p6的漏极、第六nmos管n6的源极、第十三pmos管p13的源极和第十三nmos管n13的漏极连接，第七pmos管p7的漏极、第七nmos管n7的源极、第十四pmos管p14的源极和第十四nmos管n14的漏极连接，第八pmos管p8的漏极、第八nmos管n8的源极、第十五pmos管p15的源极和第十五nmos管n15的漏极连接，第十pmos管p10的漏极、第十nmos管n10的源极、第十七pmos管p17的源极和第十七nmos管n17的漏极连接，第十一pmos管p11的漏极、第十一nmos管n11的源极、第十八pmos管p18的源极和第十八nmos管n18的漏极连接，第十二pmos管p12的漏极、第十二nmos管n12的源极、第十三pmos管p13的漏极、第十三nmos管n13的源极、第十四pmos管p14的漏极、第十四nmos管n14的源极、第十五pmos管p15的漏极、第十五nmos管n15的源极、第十九pmos管p19的漏极、第十九nmos管n19的源极、第二十pmos管p20的栅极和第二十nmos管n20的栅极连接且其连接端为本位积电路2的输出端，第九pmos管p9的漏极、第九nmos管n9的源极、第十六pmos管p16的漏极、第十六nmos管n16的源极、第十七pmos管p17的漏极、第十七nmos管n17的源极、第十八pmos管p18的漏极、第十八nmos管n18的源极、第二十pmos管p20的漏极、第二十nmos管n20的源极、第十九pmos管p19的栅极和第十九nmos管n19的栅极连接且其连接端为本位积电路2的反相输出端。

本实施例中，如图5所示，进位电路3包括第二十一pmos管p21、第二十二pmos管p22、第二十三pmos管p23、第二十四pmos管p24、第二十五pmos管p25、第二十六pmos管p26、第二十七pmos管p27、第二十八pmos管p28、第二十九pmos管p29、第三十pmos管p30、第三十一pmos管p31、第三十二pmos管p32、第三十三pmos管p33、第三十四pmos管p34、第三十五pmos管p35、第三十六pmos管p36、第二十一nmos管n21、第二十二nmos管n22、第二十三nmos管n23、第二十四nmos管n24、第二十五nmos管n25、第二十六nmos管n26、第二十七nmos管n27、第二十八nmos管n28、第二十九nmos管n29、第三十nmos管n30、第三十一nmos管n31、第三十二nmos管n32、第三十三nmos管n33、第三十四nmos管n34、第三十五nmos管n35和第三十六nmos管n36，第二十一pmos管p21的源极、第二十一nmos管n21的漏极、第二十二pmos管p22的源极、第二十二nmos管n22的漏极、第二十三pmos管p23的源极、第二十三nmos管n23的漏极、第二十四pmos管p24的源极、第二十四nmos管n24的漏极、第二十五pmos管p25的源极、第二十五nmos管n25的漏极、第二十九pmos管p29的源极、第二十九nmos管n29的漏极、第三十五pmos管p35的源极和第三十六pmos管p36的源极连接且其连接端为进位电路3的功率时钟信号输入端，第三十五nmos管n35的漏极和第三十六nmos管n36的漏极连接且其连接端为进位电路3的钟控时钟信号输入端，第二十一nmos管n21的栅极、第二十六nmos管n26的栅极和第三十二nmos管n32的栅极连接且其连接端为进位电路3的第三输入端，第二十一pmos管p21的栅极、第二十六pmos管p26的栅极和第三十二pmos管p32的栅极连接且其连接端为进位电路3的第三反相输入端，第二十二nmos管n22的栅极和第二十三pmos管p23的栅极连接且其连接端为进位电路3的第七输入端，第二十二pmos管p22的栅极和第二十三nmos管n23的栅极连接且其连接端为进位电路3的第七反相输入端，第二十四nmos管n24的栅极、第二十七nmos管n27的栅极和第三十三nmos管n33的栅极连接且其连接端为进位电路3的第二输入端，第二十四pmos管p24的栅极、第二十七pmos管p27的栅极和第三十三pmos管p33的栅极连接且其连接端为进位电路3的第二反相输入端，第二十五nmos管n25的栅极为进位电路3的第一输入端，第二十五pmos管p25的栅极为进位电路3的第一反相输入端，第二十八nmos管n28的栅极、第三十一nmos管n31的栅极、第三十四nmos管n34的栅极连接且其连接端为进位电路3的第五输入端，第二十八pmos管p28的栅极、第三十一pmos管p31的栅极、第三十四pmos管p34的栅极连接且其连接端为进位电路3的第五反相输入端，第二十九nmos管n29的栅极为进位电路3的第四输入端，第二十九pmos管p29的栅极为进位电路3的第四反相输入端，第三十nmos管n30的栅极为进位电路3的第六输入端，第三十pmos管p30的栅极为进位电路3的第六反相输入端，第二十一pmos管p21的漏极、第二十一nmos管n21的源极、第三十pmos管p30的源极和第三十nmos管n30的漏极连接，第二十二pmos管p22的漏极、第二十二nmos管n22的源极、第二十六pmos管p26的源极、第二十六nmos管n26的漏极、第二十七pmos管p27的源极和第二十七nmos管n27的漏极连接，第二十六pmos管p26的漏极、第二十六nmos管n26的源极、第三十一nmos管n31的漏极和第三十一pmos管p31的源极连接，第二十七pmos管p27的漏极、第二十七nmos管n27的源极、第三十二nmos管n32的漏极和第三十二pmos管p32的源极连接，第二十三pmos管p23的漏极、第二十三nmos管n23的源极、第三十三pmos管p33的源极、第三十三nmos管n33的漏极、第二十八pmos管p28的源极和第二十八nmos管n28的漏极连接，第二十四pmos管p24的漏极、第二十四nmos管n24的源极、第三十四pmos管p34的源极和第三十四nmos管n34的漏极连接，第三十pmos管p30的漏极、第三十nmos管n30的源极、第三十一pmos管p31的漏极、第三十一nmos管n31的源极、第三十二pmos管p32的漏极、第三十二nmos管n32的源极、第三十五pmos管p35的漏极、第三十五nmos管n35的源极、第三十六pmos管p36的栅极和第三十六nmos管n36的栅极连接且其连接端为进位电路3的输出端，第二十五pmos管p25的漏极、第二十五nmos管n25的源极、第二十八pmos管p28的漏极、第二十八nmos管n28的源极、第二十九pmos管p29的漏极、第二十九nmos管n29的源极、第三十三pmos管p33的漏极、第三十三nmos管n33的源极、第三十四pmos管p34的漏极、第三十四nmos管n34的源极、第三十六pmos管p36的漏极、第三十六nmos管n36的源极、第三十五pmos管p35的栅极和第三十五nmos管n35的栅极连接且其连接端为进位电路3的反相输出端。

实施例二：本实施例与实施例基本相同，区别在于本实施例中，如图7所示，二输入与门and1包括第三十七pmos管p37、第三十八pmos管p38、第三十九pmos管p39、第三十七nmos管n37、第三十八nmos管n38和第三十九nmos管n39，第三十七pmos管p37的源极、第三十八pmos管p38的源极和第三十九pmos管p39的源极均接入电源vdd，第三十七pmos管p37的栅极和第三十七nmos管n37的栅极连接且其连接端为二输入与门and1的第一输入端，第三十八pmos管p38的栅极和第三十八nmos管n38的栅极连接且其连接端为二输入与门and1的第二输入端，第三十七pmos管p37的漏极、第三十七nmos管n37的漏极、第三十八pmos管p38的漏极、第三十九pmos管p39的栅极和第三十九nmos管n39的栅极连接，第三十七nmos管n37的源极和第三十八nmos管n38的漏极连接，第三十九pmos管p39的漏极和第三十九nmos管n39的漏极连接且其连接端为二输入与门and1的输出端，第三十八nmos管n38的源极和第三十九nmos管n39的源极分别接地。

当本发明的多位多值绝热乘法器有4个多值绝热乘法单元组成时，得到四位多值绝热乘法器，对本发明的四位多值绝热乘法器在三个周期内的行为进行仿真，验证本发明的有效功能，仿真结果如图8所示，图8中，在其中，mnd4mnd3mnd2mnd1是第一乘数(被乘数mnd)，mer4mer3mer2mer1是第二乘数(乘数mer)，p4p3p2p1是本位积输出，是本位积输出的补信号，cout是进位输出，是进位输出。分析图8可知，本位积输出p4p3p2p1和进位输出cout是满足四位多值绝热乘法器的设计要求，从而验证了设计电路功能的有效性。

在标准电压温度(pvt)特性条件下，对本发明的四位多值绝热乘法器的静态噪声容限(snm)进行仿真，仿真结果如图9所示。

通过实验测试本发明的四位多值绝热乘法器的功耗消耗和泄漏功率，测试波形如图10所示。在1.2v的正常电压下，对最慢的输出信号，四位多值绝热乘法器的平均延迟为148ps，功率消耗110pw，在室温下泄漏功率为0.22mw。在1.2v的电压下，最坏的情况下功率和泄漏功率分别为300mw和0.58mw。

本发明四位多值绝热乘法器在电压波动下的功耗延迟积波形如图11所示。从图11中可以看出，功耗延迟积随着电压的增加线性地增加。

本发明四位多值绝热乘法器(mval)在相同的工作频率下与传统的cmos乘法器相比功耗降低400％以上(参考文献：radix-4andradix-8boothencodedmulti-modulusmultipliers,ieeetrans.oncircuitssyst.i:regul.pap.2013,60(11):2940-2952.)，与二值绝热电路相比功耗降低300％以上(参考文献：anefficientchargerecoverylogiccircuit,ieeej.solid-statecircuits,1996,31(4):514-522.)，与三值动态电路比较功耗降低50％以上(参考文献：designofternaryadiabaticadderbasedontheoryofthreeessentialcircuitelements.actaelectronicasinica,2011,39(5):1037-1041.)，功耗比较图如图12所示。分析图12可知，本发明四位多值绝热乘法器(mval)相对于三值动态电路功耗降低了45％。