平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术的制作方法

平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术的制作方法
【专利摘要】本发明的一些实施例涉及布置在半导体衬底上的集成电路(IC)，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存区域和逻辑区域的相应的上部衬底表面凹进。包括多晶硅底部电极、布置在多晶硅底部电极上方的导电顶部电极以及使底部电极和顶部电极分离的电容器电介质的电容器设置在电容器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。本发明实施例涉及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。
【专利说明】
平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术
[0001] 相关申请的交叉引用
[0002] 本申请要求于2015年1月30日提交的申请号为62/110,002并且名称为巧IGH CAPACITANCE AND/OR HI細 VOLTAGE CAPACITOR TECHNIQ肥S TO INTEGRATE WITH HI細-k METAL GATE CMOS TECHNOLOGY"的美国临时申请的优先权，其全部内容结合于此作为参考。
技术领域
[0003] 本发明实施例设及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。
【背景技术】
[0004] 在过去的几十年间，半导体制造工业已经经历了指数增长。在半导体演化的过程 中，用于半导体器件的最小部件尺寸随时间减小，从而有助于使一代又一代的集成电路 (IC)上的每单位面积的半导体器件的数量增加。运种器件"缩小"允许工程师将更多器件和 更多相应的功能封装到更新一代的IC上，并且因此是现代数字时代的基础动力之一。已经 帮助改进IC的功能的另一进步是用金属栅极代替传统的多晶娃栅极，W及用所谓的高k电 介质代替传统的二氧化娃栅极电介质。鉴于二氧化娃具有约3.9的介电常数，高k电介质具 有大于3.9的介电常数，运有助于减小栅极泄漏并且允许对晶体管的更快的切换。

【发明内容】

[0005] 根据本发明的一些实施例，提供了一种集成电路（1C)，包括:半导体衬底，包括闪 存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪 存区域和所述逻辑区域的相应的上部衬底表面凹进；电容器，设置在所述电容器区域的凹 进的上部衬底表面上方，所述电容器包括:多晶娃底部电极、布置在所述多晶娃底部电极上 方的导电顶部电极W及使所述底部电极和所述顶部电极分离的第一电容器电介质；W及闪 速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包括选择 栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表 面。
[0006] 根据本发明的另一些实施例，还提供了一种集成电路（1C)，包括:半导体衬底，包 括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所 述闪存区域和所述逻辑区域的相应的上部衬底表面凹进;第一电容器，设置在所述电容器 区域的凹进的上部衬底表面上方，所述第一电容器包括:多晶娃底部电极、布置在所述多晶 娃底部电极上方的多晶娃或金属顶部电极W及将所述底部电极和所述顶部电极分离的第 一电容器电介质；W及第二电容器，设置在所述电容器区域的凹进的上部衬底表面上方并 且与所述第一电容器并联堆叠，所述第二电容器包括:位于所述半导体衬底的电容器区域 中的渗杂区域、所述多晶娃底部电极W及将所述渗杂区域与所述多晶娃底部电极分离的第 二电容器电介质。
[0007] 根据本发明的又一些实施例，还提供了一种方法，包括:接收包括闪速存储器区 域、电容器区域和逻辑区域的半导体衬底;使所述电容器区域的上部衬底表面相对于所述 闪速存储器区域和所述逻辑区域凹进;在所述电容器区域的凹进的上部衬底表面上形成多 晶娃-绝缘体-多晶娃(PIP)电容器或多晶娃-绝缘体-金属(PIM)电容器。
[0008] 在上述方法中，还包括:在所述闪速存储器区域上形成闪速存储器单元;在所述逻 辑区域上形成高k金属栅极(HKMG)晶体管。
[0009] 在上述方法中，所述PIP电容器或所述PIM电容器包括电容器顶部电极，所述闪速 存储器单元包括选择栅极，和所述HKMG晶体管包括HKMG栅电极，并且还包括:执行平坦化W 使所述电容器顶部电极、所述选择栅极和所述HKMG栅电极的上表面共面。
【附图说明】
[0010] 当结合附图进行阅读时，根据下面详细的描述可W更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚 的讨论，各种部件的尺寸可W被任意增加或减少。
[0011] 图1示出了根据一些实施例的集成电路（IC)的截面图，该集成电路包括集成在其 上的闪速存储器单元、多晶娃-绝缘体-多晶娃(PIP)电容器或多晶娃-绝缘体-金属(PM)电 容器W及HKMG晶体管。
[0012] 图2示出了与图1 一致的PIP电容器或PIM电容器的示意图的一些实施例。
[0013] 图3至图11描述了根据一些实施例的包括PIP电容器或PIM电容器的IC的截面图。
[0014] 图12W流程图的形式示出了根据一些实施例的方法。
[0015] 图13至图17示出了根据一些实施例的共同描述形成其上具有嵌入式闪速存储器、 PIP电容器或PIM电容器W及HKMG晶体管的集成电路的若干方法的截面图。
【具体实施方式】
[0016] 本发明提供了许多不同实施例或实例，用于实现本发明的不同特征。W下将描述 组件和布置的特定实例W简化本发明。当然，运些仅是实例并且不意欲限制本发明。例如， 在W下描述中，在第二部件上方或上形成第一部件可W包括第一部件和第二部件直接接触 的实施例，也可W包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部 件不直接接触的实施例。另外，本发明可W在多个实例中重复参考标号和/或字符。运种重 复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关 系。
[0017] 此外，为了便于描述，本文中可W使用诸如"在…下方"、"在…下面"、"下部'、 "在…上面"、"上部"等空间关系术语W描述如图所示的一个元件或部件与另一元件或部件 的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同 的方位。装置可W W其它方式定位(旋转90度或在其他方位），并且在本文中使用的空间关 系描述符可同样地作相应地解释。
[0018] 半导体制造工业的一个趋势是将不同类型的半导体器件集成在单个集成电路 (IC)上。运种集成可W有利地降低制造成本、简化制造工序W及提高最终产品的性能。嵌入 式闪速存储器可W集成闪速存储器单元和其他类型的半导体器件，嵌入式闪速存储器是其 中集成是有利的技术的一个实例。传统的闪速存储器单元和相应的逻辑器件形成有通过二 氧化娃绝缘的多晶娃栅极。然而，随着半导体部件尺寸变得更小，运种嵌入式闪速存储器件 的逻辑器件正达到性能极限。因此，高k金属栅极化KMG)技术已经成为下一代嵌入式闪速存 储器件中的逻辑器件的一个领先技术。HKMG技术采用金属栅极，金属栅极通过具有高介电 常数k(相对于二氧化娃)的材料与下面的衬底分离。高k电介质减小泄漏电流并且增大漏极 电流，并且金属栅极减轻费米能级钉扎效应且允许在较低阔值电压下使用栅极。此外，高k 电介质和金属栅极共同减小功耗。因此，未来多代嵌入式闪速存储器的目标是集成具有多 晶娃栅极的闪存单元和HKMG逻辑器件。
[0019] 最近形成运种嵌入式闪速存储器件的尝试已承受了不足之处。例如，最近出现的 一个挑战在于，嵌入式闪速存储器件和HKMG技术与多晶娃-绝缘体-多晶娃(PIP)电容器和 多晶娃-绝缘体-金属(PM)电容器技术直到现在都不兼容。特别地，运种不兼容来源于由用 于闪存和HKMG所使用的处理技术而引起缺少用于形成PIP/PIM电容器的足够的高度或厚 度。例如，在传统的HKMG替换栅极工艺(RPG)中，化学机械抛光(CMP)操作通常将所有部件都 平坦化至与逻辑器件的牺牲多晶娃栅极的上表面对应的高度。运种CMP工艺将导致PIP电容 器或PIM电容在垂直方向上被挤压得太薄，使得没有足够垂直空间来提供上部和下部电容 器电极，其中通过电容器电介质W可靠的方式使上部电容器电极与下部电容器电极彼此分 离。
[0020] 因此，本发明设及半导体制造的改进方法，其中，衬底的上方形成有PIP电容器或 PIM电容器的电容器区域相对于闪存和HKMG区域凹进。当将运种电容器集成在具有闪存和 HKMG电路的忍片上时，运允许PIP电容器或PIM电容器的增大的整体高度或厚度。
[0021] 图1示出了集成电路(IC)IOO的截面图，该集成电路设置在半导体衬底102上。衬底 102包括闪存区域104、电容器区域106和逻辑区域108,通过浅沟槽隔离(STI)区域10則尋运 些区域彼此隔离。电容器区域的上部衬底表面（110)分别相对于闪存和逻辑区域的相应的 上部衬底表面（112、114)凹进。电容器116设置在凹进的上部衬底表面110上方。电容器116 由平行堆叠的第一电容器Cl和第二电容器C2构成，并因此，与非堆叠的方式相比，可W在一 定程度上使单位面积上的电容加倍。第一电容器Cl包括底部电极118和顶部电极120,其中 第一电容器电介质122使底部电极118与顶部电极120分离。第二电容器C2包括底部电极118 和渗杂的衬底区域150,其中第二电容器电介质125使底部电极118与渗杂的衬底区域150分 离。如图2原理性地示出，顶部电极120欧姆禪接至渗杂区域150,使得第一和第二电容器CU C2彼此并联布置。例如，一个或多个接触件(未示出）可W垂直延伸在顶部电极120与渗杂的 衬底150之间，W将顶部电极120欧姆禪接至渗杂区域150。
[0022] 在本文进一步更加具体描述中将理解，取决于实施方式，电容器116可W采取各种 形式。底部电极118通常是多晶娃，但是顶部电极120可W显示为渗杂多晶娃(使电容器116 成为PIP电容器)或可W显示为金属(使电容器116成为PIM电容器）。第一电容器电介质122 可W显示为Si化，该第一电容器电介质122对应于闪存区域104中的一对分裂栅极闪速存储 器单元的栅极氧化物124,或者可W对应于该对分裂栅极闪存单元的电荷捕获电介质126， 或者可W对应于逻辑区域108中的PMOS和/或醒OS HKMG逻辑晶体管的高k电介质128。第二 电容器电介质125可W显不为Si化，该第二电容器电介质125对应于闪存区域104中的一对 分裂栅极闪速存储器单元的栅极氧化物124,或者可W对应于该对分裂栅极闪存单元的电 荷捕获电介质126。
[0023] 显著地，电容器顶部电极的平坦化的上表面（120'）与闪速存储器单元的选择栅极 的平坦化的顶面(例如，136a'）共面，并且也与PMOS和/或醒OS HKMG逻辑晶体管的替换金属 栅极的平坦化的上表面(例如，148'）共面。通过在凹进的表面110上形成电容器116,本文提 供的技术允许电容器具有足够大的高度或厚度，使得底部电极118、顶部电极120W及第一 和第二电容器电介质122、125可^^可靠方式工作。
[0024] 在一些实施方式中，示出的该对分裂栅极闪存单元130由第一存储器单元132a和 第二存储器单元13化构成，其中，第一存储单元和第二存储单元关于对称轴彼此互为镜像。 该对分裂栅极极闪存单元130包括两个单独的源极/漏极区域134a、134b和存储器单元 132a、13化之间共享的共用源极/漏极区域134c。第一和第二存储器单元分别包括分别位于 单元的相应的沟道区域上方的选择栅极136a、136b和控制栅极138a、138b。每一个选择栅极 和控制栅极都包括诸如渗杂的多晶娃层的导电材料。栅极氧化物124通常可W包括Si化。在 一些实例中，电荷俘获电介质126包括夹在两个二氧化娃层之间的电荷俘获氮化娃层，W产 生共同和通常地称为"ON炉的=层堆叠件。其他电荷俘获电介质可W包括富娃氮化物膜或 娃纳米粒子点的层、或者包括但不限于各种化学计量学中的娃、氧和氮的任何膜。
[00巧]HKMG晶体管140a、140b布置在逻辑区域108上方。在一些实施例中，高k介电层128 包括底部高溫氧化物化TO)层142,在烙炉氧化工艺期间通过将衬底暴露于高溫(例如，大约 IOO(TC)来形成该底部高溫氧化物层。在一些实施例中，HTO层142的厚度介于大约80A与 20QA之间，并且在一些实施例中大约为180足。高k介电层144布置在HTO层142上方。在一 些实施例中，高k介电层144包括Hf0(氧化给）、HfSiO(氧化娃给KHfAlO(氧化侣给)或HfTaO (氧化粗给）。蚀刻停止层化化)146布置在高k介电层144上方，并且替换金属栅电极148位于 E化146上面。诸如低k介电层的层间电介质（ILD) 152位于衬底102上面。
[00%]图3至图11提供了如何将闪速存储器、PIP电容器或PIM电容器W及HKMG电路一起 集成在单个半导体衬底上的一些实例变型。将理解，与本文示出和/或描述的所有实例类似 的运些实例仅是非限制性实例。
[0027] 图3示出了集成电路300,其中底部电容器电极118和选择栅极136由第一多晶娃层 制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138由第二多晶娃层制成， 并且第二多晶娃层可W具有与第一多晶娃层相同或不同的组成和/或相同或不同的电特 性。顶部电容器电极120和逻辑晶体管的栅电极148由第=多晶娃层制成，并且第=多晶娃 层可W具有与第一和第二多晶娃层相同或不同的组成和/或相同或不同的电特性。第一电 容器电介质122具有与逻辑电介质128相同的组成(例如，由层142、144、146构成的高k电介 质）。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可W由诸如Si化的 氧化物制成。
[0028] 图4示出了集成电路400,其中底部电容器电极118和选择栅极136由第一多晶娃层 制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138是第二多晶娃层，并且 第二多晶娃层可W具有与第一多晶娃层相同或不同的组成和/或相同或不同的电特性。第 一电容器电介质122具有与逻辑电介质128相同的组成(例如，高k电介质）。例如，顶部电容 器电极120和逻辑晶体管电极148由诸如侣的替换金属栅极材料制成。第二电容器电介质 125具有与闪存栅极电介质124相同的组成，并且可W由诸如Si化的氧化物制成。
[0029] 图5示出了集成电路500,其中底部电容器电极118和选择栅极136由第一多晶娃层 制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138是第二多晶娃层，并且 第二多晶娃层可W具有与第一多晶娃层相同或不同的组成和/或相同或不同的电特性。第 一电容器电介质122具有与逻辑电介质128相同的组成(例如，高k电介质）。顶部电容器电极 120是第=多晶娃层，并且第=多晶娃层可W是具有与第一和/或第二多晶娃层相同或不同 的组成或相同或不同的电特性的替换多晶娃层。例如，逻辑晶体管电极148由诸如侣的替换 金属栅极材料制成。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可 W由诸如Si化的氧化物制成。
[0030] 图6示出了集成电路600,其中底部电容器电极118和选择栅极136由第一多晶娃层 制成并且具有彼此相同的组成和电特性。第一电容器电介质122是与闪速存储器中使用的 电荷捕获层126对应的电荷捕获层。电荷捕获层可W包括第一和第二氧化物层600、602,并 且氮化物层或娃点（silicon dots)层604夹在该两者之间。电容器顶部电极120和控制栅极 138由第二多晶娃层制成，并且第二多晶娃层可W具有与第一多晶娃层相同或不同的组成 和/或相同或不同的电特性。例如，逻辑晶体管电极148由诸如侣的替换金属栅极材料制成， 并且逻辑电介质128是高k电介质。第二电容器电介质125具有与闪存栅极电介质124相同的 组成，并且可W由诸如Si化的氧化物制成。
[0031] 图7示出了集成电路700,其中底部电容器电极118和选择栅极136由第一多晶娃层 制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138由第二多晶娃层制成， 并且第二多晶娃层可W具有与第一多晶娃层相同或不同的组成和/或相同或不同的电特 性。第一电容器电介质122是与闪速存储器中使用的电荷捕获层126对应的电荷捕获层。电 容器顶部电极120和逻辑栅电极148是替换金属结构，并且例如，可W由侣制成。逻辑电介质 128是高k电介质。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可W 由诸如Si化的氧化物制成。
[0032] 图8示出了集成电路800,其中底部电容器电极118和选择栅极136由第一多晶娃层 制成并且具有彼此相同的组成和电特性。第一电容器电介质122是与闪速存储器中使用的 电荷捕获层126对应的电荷捕获层。电容器顶部电极120由诸如替换多晶娃层的第=多晶娃 层制成。逻辑栅电极148是诸如侣的替换金属逻辑栅电极，并且逻辑电介质128是高k电介 质。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可W由诸如Si化的 氧化物制成。
[0033] 图9示出了集成电路900,其中选择栅极136由第一多晶娃层制成。底部电容器电极 118和闪速存储器的控制栅极138由第二多晶娃层制成，并且第二多晶娃层可W具有与第一 多晶娃层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是高k电介 质。电容器顶部电极120由第=多晶娃层制成，并且第=多晶娃层可W具有与第一或第二多 晶娃层相同或不同的组成和/或相同或不同的电特性。逻辑栅电极148是替换金属，并且逻 辑电介质128是高k电介质。第二电容器电介质125具有与电荷捕获层126相同的组成，并且 可W由第一和第二氧化物层600、602制成，并且电荷捕获层604夹在该两者之间。
[0034] 图10示出了集成电路1000,其中选择栅极136由第一多晶娃层制成。底部电容器电 极118和闪速存储器的控制栅极138由第二多晶娃层制成，并且第二多晶娃层可W具有与第 一多晶娃层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是高k电 介质。电容器顶部电极120和逻辑栅电极148是替换金属结构，并且例如，可W由侣制成。逻 辑电介质128是高k电介质。第二电容器电介质125具有与电荷捕获层126相同的组成，并且 可W由第一和第二氧化物层600、602制成，并且电荷捕获层604夹在该两者之间。
[0035] 图11示出了集成电路1100,其中选择栅极136由第一多晶娃层制成。底部电容器电 极118和闪速存储器的控制栅极138由第二多晶娃层制成，并且第二多晶娃层可W具有与第 一多晶娃层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是高k电 介质。电容器顶部电极120由诸如替换多晶娃层的第=多晶娃层制成。逻辑栅电极148是诸 如侣的替换金属逻辑栅电极，并且逻辑电介质128是高k电介质。第二电容器电介质125具有 与电荷捕获层126相同的组成，并且可W由第一和第二氧化物层600、602制成，并且电荷捕 获层604夹在该两者之间。
[0036] 图12示出了形成集成电路的方法的一些实施例，其中在集成电路上集成嵌入式闪 速存储器、PIP电容或PIM电容器和/或HKMG逻辑器件。虽然本文将所公开的方法(例如，通过 流程图12所描述的方法)示出和描述为一系列的步骤或事件，但是应当理解，所示出的运些 步骤或事件的顺序不应解释为限制意义。例如，一些步骤可W W不同顺序发生和/或与不同 于本文所示和/或所述步骤的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都 用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或 阶段中执行本文所述步骤的一个或多个。
[0037] 方法开始于步骤1200,其中，提供半导体衬底。衬底包括闪速存储器区域、电容器 区域和逻辑区域。衬底中的STI区域使闪速存储器区域、电容器区域和逻辑区域彼此隔离。
[0038] 在步骤1202中，使电容器区域的上部衬底表面分别相对于闪速存储器和逻辑区域 的相应的上部衬底表面凹进。
[0039] 在步骤1204中，在衬底的电容器区域中形成渗杂的区域，W对应于电容器极板。
[0040] 源于1204示出用于形成闪速存储器件、HKMG晶体管W及PIP电容器或PIM电容器的 =个分离的流程。第一流程开始于步骤1208,其中，在闪速存储器和电容器区域上方形成第 一介电层和第一多晶娃层，W对应于闪速存储器的选择栅极和电容器底部电极。在步骤 1210中，在闪速存储器和电容器区域上方形成第一介电层和第一多晶娃层，W对应于闪存 选择栅极和电容器底部电极。在步骤1212中，在第二电介质上方形成第二多晶娃层，W形成 闪存控制栅极。在步骤1214中，在电容器底部电极和逻辑区域上方形成第=电介质。在步骤 1216中，在第=电介质上方形成第=多晶娃层，W建立顶部电容器电极和逻辑栅极。在步骤 1218中，在闪速存储器区域、电容器区域和逻辑区域上方形成ILD，并且执行CMPW使选择栅 极、顶部电容器电极和逻辑栅极的上表面共面。
[0041] 第二流程开始于步骤1220,其中，在闪速存储器和电容器区域上方形成第一介电 层和第一多晶娃层，W对应于闪存选择栅极和电容器底部电极。在步骤1222中，在闪存区域 上方在选择栅极的侧壁上并且在第一多晶娃层上方形成第二电介质，即，电荷捕获电介质。 在步骤1224中，在第二电介质上方形成第二多晶娃层，W形成闪存控制栅极和顶部电容器 电极。在步骤1226中，在逻辑区域上方形成第=电介质。在步骤1228中，在第=电介质上方 形成第=多晶娃层，W形成逻辑栅极。在步骤1230中，在闪速存储器区域、电容器区域和逻 辑区域上方形成ILD，并且执行CMPW使选择栅极、顶部电容器电极和逻辑栅极的上表面共 面。
[0042] 第=流程开始于步骤1232,其中，在闪速存储器区域上方形成第一介电层和第一 多晶娃层，W对应于闪存选择栅极。在步骤1234中，在闪存区域上方在选择栅极的侧壁上并 且在电容器区域上方形成第二电介质，即，电荷捕获电介质。在步骤1236中，在第二电介质 上方形成第二多晶娃层，W形成闪存控制栅极和底部电容器电极。在步骤1238中，在逻辑区 域上方和底部电容器电极上方形成第=电介质。在步骤1240中，在第=电介质上方形成第 =多晶娃层，W形成逻辑栅极和顶部电容器电极。在步骤1242中，在闪速存储器区域、电容 器区域和逻辑区域上方形成ILD，并且执行CMPW使选择栅极、顶部电容器电极和逻辑栅极 的上表面共面。
[0043] 图13至图16描述了一系列的截面图，运些截面图共同描述了处于各个制造阶段的 制造半导体结构的若干方法。为了清楚起见，结合方法1200来描述图13至图16,但是，应该 理解，方法1200不限于图13至图16中公开的结构。
[0044] 图13示出了与图12的步骤1200至1204的一些实施方式一致的一系列截面图。
[0045] 在图13的与图12的步骤1200的一些实施方式一致的步骤1300中，提供半导体衬底 102。衬底102包括闪速存储器区域104、电容器区域106和逻辑区域108。衬底中的STI区域 109使闪速存储器区域104、电容器区域106和逻辑区域108彼此隔离。为了形成STI区域109， 在衬底102上方形成掩模，并且利用适当位置上的掩模来执行蚀刻W在衬底102中形成沟槽 开口。然后使用介电材料填充沟槽，并且沉积SiN层1302。然后，如图所示，图案化SiN层 1302, W暴露电容器区域106。在一些实施例中，半导体衬底102可W是块状娃衬底或绝缘体 上半导体(SOI)衬底(例如，绝缘体上娃衬底）。例如，半导体衬底102也可W是二元半导体衬 底(例如，GaAs )、立元半导体衬底(例如，AlGaAs)或更高阶的半导体衬底。运些衬底中的任 意一个可W包括形成在衬底中的渗杂区域、形成在衬底中或上的一个或多个绝缘层和/或 形成在衬底中或上的导电层。
[0046] 在图13的与图12中的步骤1202的一些实施方式一致的步骤1310和1320中，电容器 区域的上部衬底表面（110)从初始位置110'凹进至示出的凹进的位置110。通过进行氧化来 实现在SiN层1302中的开口内的上部衬底表面110'上的厚氧化区域1312的形成。在步骤 1320中，选择性地去除厚氧化区域1312和SiN层，从而留下电容器区域的相对于闪存和逻辑 区域的相应的上部衬底表面（112、114)凹进的上表面（110)。在一些实施例中，蚀刻也可W 在围绕电容器区域106的STI区域的上部区域中留下草皮状或肩状。
[0047] 在图13的与图12的步骤1204的一些实施方式一致的步骤1330中，在衬底中注入渗 杂区域150并且用作电容器极板。
[0048] 如图13的底部所示，现在将描述=个不同的流程（即，图14中的第一流程、图15中 的第二流程和图16中的第=流程）。运些流程中的每一个都可W源于图13的步骤1330。将在 更加详细的描述中理解，运些流程中的每一个都使用=个不同的多晶娃层(例如，第一、第 二和第=多晶娃层）。立个多晶娃层可W具有彼此相同的组成或彼此不同的组成。例如，在 一些实施方式中，两个或多个多晶娃层可W具有彼此不同的渗杂类型和/或彼此不同的浓 度、彼此不同的导电性和/或彼此不同的晶粒尺寸。运些流程中的每一个也都使用=个不同 的介电层(例如，闪存栅极电介质、电荷捕获电介质和高k电介质）。多晶娃层和电介质可W 显示出不同的结构布置，其中就性能与制造的简易程度而言，每一个都提供不同的权衡方 式。
[0049]图14与图12中的步骤1208至1218的一些实施方式一致。在图14的与图12中的步骤 1208的一些实施方式一致的步骤1400中，在闪速存储器区域上方和电容器区域上方形成第 一介电层1402。在一些实施例中，第一介电层1402是通过烙炉氧化或通过沉积(例如，PVD、 CVD、PE-CVD、ALD)形成的二氧化娃，但是也可W是通过其他技术形成的其他类型的介电材 料。然后在第一介电层上方形成第一多晶娃层1404。在形成第一介电层1402和第一多晶娃 层1404之后，然后在第一多晶娃层1404上方形成诸如光刻胶掩模的掩模，并且进行蚀刻W 选择性地去除运些层的通过掩模中的开口暴露的部分。W运种方式，形成选择栅极结构 1404和底部电容器电极118。
[0化0] 在图14的与图12中的步骤1210至1212的一些实施方式一致的步骤1410中，在闪速 存储器区域上方并且沿着控制栅极的侧壁形成第二介电层1412。在一些实施例中，第二介 电层1412是电荷捕获层。第二介电层1412可W显示为氧化物-氮化物-氧化物(ONO)结构，由 此，第一氧化物层邻接控制栅极的侧壁和闪存区域中的上部衬底表面，氮化物层位于第一 氧化物层上面，W及第二氧化物层位于氮化物层上面。可选地，第二介电层1412可W包括夹 在上部与下部Si化层之间的娃点层。然后在第二介电层上方形成第二多晶娃层1414。第二 介电层1412和第二多晶娃层1414通常是共形层，并且然后执行回蚀刻(例如，各向异性或垂 直蚀刻）W在选择栅极1404的外部侧壁上建立控制栅极结构1414。
[0化1] 在图14的与图12中的步骤1214至1216的一些实施方式一致的步骤1420中，在闪存 区域和电容器区域上方形成掩模1421，在逻辑区域上方和底部电容器电极上方形成第=介 电层1422。在一些实施例中，第=介电层1422是高k介电层。然后在第=介电层1422上方形 成第=多晶娃层1424,并且在第=多晶娃层上方形成硬掩模层1426。在形成第=介电层和 第=多晶娃层之后，然后在硬掩模上方形成诸如光刻胶掩模的掩模，并且进行蚀刻W去除 第=介电层和第=多晶娃层的通过掩模中的开口暴露的部分。W运种方式，形成顶部电容 器电极120和逻辑栅电极。在执行该蚀刻之后，可W在逻辑栅电极的侧壁上和电容器电极的 侧壁上形成第一侧壁间隔件1428。在第一侧壁间隔件1428之后，形成轻渗杂漏极化DD)区 域。
[0052 ] 在图14的与图12中的步骤1218的一些实施方式一致的步骤1430中，在闪速存储器 结构的侧壁上形成第二侧壁间隔件1432,此后，在闪速存储器结构、电容器结构和逻辑栅极 的侧壁上形成第=侧壁间隔件1434。在形成第二和第=侧壁间隔件1432、1434之后，可W通 过进行一次或多次离子注入来形成源极/漏极区域(例如，1436)。然后在结构源极/漏极区 域上方并且可选地在控制栅极和/或选择栅极结构的上表面上形成娃化物层1437, W提供 欧姆接触件。在娃化物上方形成接触蚀刻停止层(CE化)1438，并且在CE化1438上方形成层 间电介质（ILD) 1439。
[0化3] 在图1440-a至图1440-C中，示出了用于附加的处理的若干选择。在图1440-a中，执 行化学机械抛光(CMP)，W去除硬掩模1426并且使选择栅极、顶部电容器电极和逻辑栅极的 上表面共面。因此，图1440-a的结构可W对应于图3，该结构包括:底部电容器电极118，与闪 速存储器的选择栅极136(例如，第一多晶娃层）同时形成并且具有与该选择栅极相同的组 成;第一电容器电介质，具有与逻辑电介质(例如，高k电介质)相同的组成；W及电容器顶部 电极120,与逻辑栅电极148(例如，第S多晶娃层）同时形成并且具有与逻辑栅电极148相同 的组成。在CMP操作之后，然后在控制栅极和/或选择栅极的上表面上形成控制栅极和/或选 择栅极娃化物(未示出）。接触件(例如，1441)向下延伸穿过ILD 1439并且通过娃化物1437 欧姆禪接至源极/漏极区域1436。
[0054] 在图1440-b中，执行化学机械抛光(CMP)，W去除硬掩模1426并且使选择栅极、顶 部电容器电极和逻辑栅极的上表面共面，但是去除多晶娃顶部电容器1424和逻辑栅电极 1434,并且例如，利用诸如侣金属栅极的替换金属栅极来替换该多晶娃顶部电容器1424和 该逻辑栅电极1434。因此，图1440-b的结构可W对应于图4,该结构包括：底部电容器电极 118,与闪速存储器的选择栅极136(例如，第一多晶娃层）同时形成并且具有与该选择栅极 136相同的组成;第一电容器电介质，具有与逻辑电介质（例如，高k电介质）相同的组成；W 及电容器顶部电极120,与逻辑栅电极148(例如，替换侣金属栅极）同时形成并且具有与该 逻辑栅电极148相同的组成。
[0055] 在图1440-C中，执行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极、顶部电 容器电极和逻辑栅极的上表面共面，W及去除多晶娃顶部电容器电极并且利用替换多晶娃 栅极来替换。例如，去除多晶娃逻辑栅电极并且利用诸如侣金属栅极的替换金属栅极来替 换。因此，图1440-C的结构可W对应于图5,该结构包括:底部电容器电极118,与闪速存储器 的选择栅极136(例如，第一多晶娃层）同时形成并且具有与该选择栅极136相同的组成;第 一电容器电介质，具有与逻辑电介质（例如，高k电介质）相同的组成；替换多晶娃电容器顶 部电极120; W及替换金属逻辑栅电极148。
[0化6]图15与图12中的步骤1220至1230的一些实施方式一致。在图15的与图12中的步骤 1220的一些实施方式一致的步骤1500中，在闪速存储器区域104上方和电容器区域106上方 形成第一介电层1502。在一些实施例中，第一介电层1502是通过烙炉氧化或通过沉积（例 如，PVD、CVD、阳-CVD、ALD)形成的二氧化娃，但是也可W是通过其他技术形成的其他类型的 介电材料。然后在第一介电层1502上方形成第一多晶娃层1504。在形成第一介电层和第一 多晶娃层之后，然后在第一多晶娃层上方形成诸如光刻胶掩模的掩模，并且进行蚀刻W选 择性地去除运些层的通过掩模中的开口暴露的部分。W运种方式，形成选择栅极结构（104 上方的1504)和底部电容器电极（106上方的1504)。
[0化7] 在图15的与图12中的步骤1222至1224的一些实施方式一致的步骤1510中，在闪速 存储器区域上方并且沿着选择栅极的侧壁形成第二介电层1512,并且该第二介电层1512形 成在底部电容器电极上方。在一些实施例中，第二介电层1512是电荷捕获层。第二介电层 1512可W显示为氧化物-氮化物-氧化物(ONO)结构，由此，第一氧化物层邻接控制栅极的侧 壁和闪存区域中的上部衬底表面，氮化物层位于第一氧化物层上面，W及第二氧化物层位 于氮化物层上面。可选地，第二介电层1512可W包括夹在上部与下部Si化层之间的娃点层。 然后在第二介电层1512上方形成第二多晶娃层1514。通常，第二介电层1512和第二多晶娃 层1514是共形层。在电容器区域上方形成掩模(未示出），然后执行回蚀刻(例如，各向异性 蚀刻或垂直蚀刻）W在闪存区域104上的选择栅极的外侧壁上建立控制栅极结构并且在电 容器区域106上建立顶部电极结构。
[0化引在图15的与图12中的步骤1226至1228的一些实施方式一致的步骤1520中，在闪存 区域和电容器区域上方形成掩模1521，并且在逻辑区域上方形成第=介电层1522。在一些 实施例中，第=介电层1522是高k介电层。然后在第=介电层1522上方形成第=多晶娃层 1524,并且在第=多晶娃层1524上方形成硬掩模层1526。在形成第=介电层和第=多晶娃 层之后，然后在硬掩模层1526上方形成诸如光刻胶掩模的掩模(未示出），并且进行蚀刻W 去除第=介电层和第=多晶娃层的通过掩模中的开口暴露的部分。W运种方式，形成逻辑 栅电极。在执行该蚀刻之后，可W在逻辑栅电极的侧壁上形成诸如氮化物间隔件的第一侧 壁间隔件1528。在第一侧壁间隔件1528之后，形成轻渗杂漏极(LDD)区域。
[0059 ] 在图15的与图12中的步骤1230的一些实施方式一致的步骤1530中，在闪速存储器 结构的侧壁上形成第二侧壁间隔件1532,此后，在闪速存储器结构、电容器结构和逻辑栅极 的侧壁上形成第=侧壁间隔件1534。在形成第二和第=侧壁间隔件1532、1534之后，可W通 过进行一次或多次离子注入来形成源极/漏极区域(例如，1536)。然后在结构源极/漏极区 域上方并且可选地在控制栅极和/或选择栅极结构的上表面上形成娃化物层1537, W提供 欧姆接触件。在娃化物上方形成接触蚀刻停止层(CE化)1538，并且在CE化1538上方形成层 间电介质（ILD)1539。
[0060] 在图1540-a至图1540-C中，示出了用于附加的处理的若干选择。在图1540-a中，执 行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表 面共面。在CMP操作之后，然后在控制栅极和/或选择栅极的上表面上形成控制栅极和/或选 择栅极娃化物(未示出）。因此，图1540-a的结构可W对应于图6,该结构包括:底部电容器电 极118,与闪速存储器的选择栅极136(例如，第一多晶娃层）同时形成并且具有与该选择栅 极相同的组成；电容器电介质，为在闪存中使用的电荷捕获层；W及电容器顶部电极120,与 控制栅电极138(例如，第二多晶娃层）同时形成并且具有与该控制栅电极相同的组成。例 如，逻辑栅电极148可W是诸如替换侣金属栅极的替换金属栅极。
[0061] 在图1540-b中，执行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极、顶部电 容器电极和逻辑栅极的上表面共面，但是去除多晶娃顶部电容器和逻辑栅电极，并且例如， 利用诸如侣金属栅极的替换金属栅极来替换该多晶娃顶部电容器和该逻辑栅电极。因此， 图1540-b的结构可W对应于图7,该结构包括:底部电容器电极118,与闪速存储器的选择栅 极136(例如，第一多晶娃层）同时形成并且具有与该选择栅极136相同的组成；第一电容器 电介质，为电荷捕获层；W及电容器顶部电极120,与逻辑栅电极148(例如，替换侣金属栅 极）同时形成并且具有与该逻辑栅电极148相同的组成。
[0062] 在图1540-C中，执行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极、顶部电 容器电极和逻辑栅极的上表面共面，W及去除多晶娃顶部电容器电极并且利用替换多晶娃 栅极来替换。例如，去除多晶娃逻辑栅电极并且利用诸如侣金属栅极的替换金属栅极来替 换。因此，图1540-C的结构可W对应于图8,该结构包括:底部电容器电极118,与闪速存储器 的选择栅极136(例如，第一多晶娃层）同时形成并且具有与该选择栅极136相同的组成;控 制栅极138,由第二多晶娃层制成;第一电容器电介质，为电荷捕获层;替换多晶娃电容器顶 部电极120; W及替换金属逻辑栅电极148。
[0063] 图16与图12中的步骤1232至1242的一些实施方式一致。在图16的与图12中的步骤 1232的一些实施方式一致的步骤1600中，在闪速存储器区域上方形成第一介电层1602。在 一些实施例中，第一介电层1602是通过烙炉氧化或通过沉积(例如，PVD、CVD、PE-CVD、ALD) 形成的二氧化娃，但是也可W是通过其他技术形成的其他类型的介电材料。然后在第一介 电层1602上方形成第一多晶娃层1604。在形成第一介电层和第一多晶娃层之后，然后在第 一多晶娃层1604上方形成诸如光刻胶掩模的掩模(未示出），并且进行蚀刻W选择性地去除 运些层的通过掩模中的开口暴露的部分。W运种方式，形成选择栅极结构（1604)。
[0064] 在图16的与图12中的步骤1234至1236的一些实施方式一致的步骤1610中，在闪速 存储器区域上方并且沿着选择栅极的侧壁形成第二介电层1612。在一些实施例中，第二介 电层1612是电荷捕获层。第二介电层1612可W显示为氧化物-氮化物-氧化物(ONO)结构，由 此，第一氧化物层邻接控制栅极的侧壁和闪存区域中的上部衬底表面，氮化物层位于第一 氧化物层上面，W及第二氧化物层位于氮化物层上面。可选地，第二介电层1612可W包括夹 在上部与下部Si化层之间的娃点层。然后在第二介电层1612上方形成第二多晶娃层1614。 通常，当形成时，第二介电层1612和第二多晶娃层1614是共形层。在电容器区域上方形成掩 模(未示出），然后执行回蚀刻（例如，各向异性蚀刻或垂直蚀刻）W在选择栅极的外部侧壁 上建立控制栅极结构并且在电容器区域上建立顶部电极。
[00化]在图16的与图12中的步骤1238至1240的一些实施方式一致的步骤1620中，在闪存 区域上方形成掩模1621，并且在逻辑区域和底部电容器电极上方形成第=介电层1622。在 一些实施例中，第=介电层1622是高k介电层。然后在第=介电层1622上方形成第=多晶娃 层1624,并且在第=多晶娃层上方形成硬掩模层1626。在形成第=介电层和第=多晶娃层 之后，然后在硬掩模层1626上方形成诸如光刻胶掩模的掩模(未示出），并且进行蚀刻W去 除硬掩模、第=介电层和第=多晶娃层的通过掩模中的开口暴露的部分。W运种方式，形成 逻辑栅电极和顶部电容器电极。在执行该蚀刻之后，可W形成诸如氮化物间隔件的侧壁间 隔件1628。在第一侧壁间隔件1628之后，形成轻渗杂漏极(LDD)区域。
[0066] 在图16的与图12中的步骤1230的一些实施方式一致的步骤1630中，在闪速存储器 结构的侧壁上形成第二侧壁间隔件1632,此后，在闪速存储器结构、电容器结构和逻辑栅极 的侧壁上形成第=侧壁间隔件1634。在形成第二和第=侧壁间隔件1632、1634之后，可W通 过进行一次或多次离子注入来形成源极/漏极区域(例如，1636)。然后在结构源极/漏极区 域上方并且可选地在控制栅极和/或选择栅极结构的上表面上形成娃化物层1637, W提供 欧姆接触件。在娃化物上方形成接触蚀刻停止层(CE化)1638，并且在CE化1638上方形成层 间电介质（ILD)1639。
[0067] 在图1640-a至图1640-C中，示出了用于附加的处理的若干选择。在图1640-a中，执 行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极136、顶部电容器电极120和逻辑栅极 148的上表面共面。在CMP操作之后，然后在控制栅极和/或选择栅极的上表面上形成控制栅 极和/或选择栅极娃化物（未示出）。因此，图1640-a的结构可W对应于图9,该结构包括:选 择栅极136,由第一多晶娃层制成；底部电容器电极118,与闪速存储器的控制栅极138(例 如，第二多晶娃层）同时形成并且具有与该控制栅极138相同的组成;第一电容器电介质，与 逻辑晶体管同时形成并且具有与该逻辑晶体管相同的组成；W及电容器顶部电极120,为多 晶娃(例如，第=多晶娃层）。逻辑栅极148可W是替换金属栅极。
[0068] 在图1640-b中，执行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极、顶部电 容器电极和逻辑栅极的上表面共面，但是去除多晶娃顶部电容器和逻辑栅电极，并且例如， 利用诸如侣金属栅极的替换金属栅极来替换该多晶娃顶部电容器和该逻辑栅电极。因此， 图1640-b的结构可W对应于图10,该结构包括:选择栅极136,由第一多晶娃层制成;底部电 容器电极118,与闪速存储器的控制栅极138(例如，第二多晶娃层）同时形成并且具有与该 控制栅极138相同的组成；电容器电介质，与逻辑晶体管同时形成并且具有与该逻辑晶体管 相同的组成；W及第一电容器顶部电极120,与逻辑栅电极148(例如，替换侣金属栅极)同时 形成并且具有与该逻辑栅电极148相同的组成。
[0069] 在图1640-C中，执行化学机械抛光(CMP)，W去除硬掩模并且使选择栅极、顶部电 容器电极和逻辑栅极的上表面共面，W及去除多晶娃顶部电容器电极并且利用替换多晶娃 栅极来替换。例如，去除多晶娃逻辑栅电极并且利用诸如侣金属栅极的替换金属栅极来替 换。因此，图1640-C的结构可W对应于图11，该结构包括:选择栅极136,由第一多晶娃层制 成;底部电容器电极118,与闪速存储器的控制栅极138(如，第二多晶娃层）同时形成并且具 有与该控制栅极相同的组成;第一电容器电介质，与逻辑晶体管同时形成并且具有与该逻 辑晶体管相同的组成;替换多晶娃电容器顶部电极120; W及替换金属逻辑栅电极148。
[0070] 图17示出了用于在衬底的电容器区域中形成凹槽的可选技术。在该技术中，在步 骤1700中，形成并且图案化第一介电层1702和第一多晶娃层1704, W对应于闪速存储器单 元的选择栅极。接下来，然后在选择栅极结构上方形成薄氧化物层1706和SiN掩模1708。在 步骤1710中，然后在电容器区域中形成厚氧化层1712。在步骤1720中，选择性地去除厚氧化 层、薄氧化物层和SiN掩模，W在电容器区域中留下凹槽1722。可选地，随后可W进行随后的 离子注入工艺W形成渗杂的电容器区域150。
[0071] 因此，本发明的一些实施例设及布置在半导体衬底上的集成电路（1C)，该半导体 衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存 和逻辑区域的相应的上部衬底表面凹进。包括多晶娃底部电极、布置在多晶娃底部电极上 方的导电顶部电极W及使底部和顶部电极分离的第一电容器电介质的电容器设置在电容 器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上 方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表 面共面的平坦化的上表面。
[0072] 其他的实施例设及集成电路（IC) JC布置在半导体衬底上，该半导体衬底包括闪 存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存和逻辑区域 的相应的上部衬底表面凹进。第一电容器设置在电容器区域的凹进的上部衬底表面上方。 第一电容器包括多晶娃底部电极、布置在多晶娃底部电极上方的多晶娃或金属顶部电极W 及使底部和顶部电极分离的第一电容器电介质。第二电容器设置在电容器区域的凹进的上 部衬底表面上方并且与第一电容器并联堆叠。第二电容器包括位于半导体衬底的电容器区 域中的渗杂区域、多晶娃底部电极W及使渗杂区域与多晶娃底部电极分离的第二电容器电 介质。
[0073] 又一其他的实施例设及一种方法。在该方法中，接收包括闪速存储器区域、电容器 区域和逻辑区域的半导体衬底。电容器区域的上部衬底表面相对于闪速存储器区域和逻辑 区域凹进。在电容器区域的凹进的上部衬底表面上形成多晶娃-绝缘体-多晶娃(PIP)电容 器或多晶娃-绝缘体-金属(PIM)电容器。
[0074] 根据本发明的一些实施例，提供了一种集成电路（1C)，包括:半导体衬底，包括闪 存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪 存区域和所述逻辑区域的相应的上部衬底表面凹进；电容器，设置在所述电容器区域的凹 进的上部衬底表面上方，所述电容器包括:多晶娃底部电极、布置在所述多晶娃底部电极上 方的导电顶部电极W及使所述底部电极和所述顶部电极分离的第一电容器电介质；W及闪 速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包括选择 栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表 面。
[0075] 在上述IC中，还包括：半导体衬底的渗杂区域，直接位于所述多晶娃底部电极下 方；W及第二电容器电介质，将所述渗杂区域与所述多晶娃底部电极分离;其中，所述渗杂 区域欧姆禪接至所述顶部电极，从而使得所述渗杂区域和所述顶部电极一起作为所述电容 器的电容器极板。
[0076] 在上述IC中，所述第二电容器电介质与所述第一电容器电介质不同。
[0077] 在上述IC中，还包括：晶体管，设置在所述逻辑区域的上部衬底表面上方，所述晶 体管包括金属栅极，所述金属栅极具有与所述电容器的顶部电极的平坦化的上表面和所述 闪速存储器单元的选择栅极的平坦化的上表面都共面的平坦化的上表面。
[0078] 在上述IC中，所述导电顶部电极是由与所述晶体管的金属栅极相同的材料制成的 金属电极。
[0079] 在上述IC中，所述第一电容器电介质是与晶体管栅极电介质相同的电介质，所述 晶体管栅极电介质使所述晶体管的金属栅极与所述逻辑区域的上部衬底表面分离。
[0080] 在上述IC中，所述导电顶部电极是多晶娃电极。
[0081] 在上述IC中，所述第一电容器电介质是具有大于3.9的介电常数的高k电介质。
[0082] 在上述IC中，所述闪速存储单元包括:多晶娃选择栅极，布置在一对分裂栅极闪速 存储器单元的第一闪速存储器单元的沟道区域上方，其中，所述多晶娃选择栅极通过栅极 介电层与所述衬底的闪存区域分离;多晶娃控制栅极，布置在所述选择栅极的外侧壁周围； W及电荷捕获介电层，将所述控制栅极与所述衬底的闪存区域分离。
[0083] 在上述IC中，所述电荷捕获介电层包括:第一氧化物层，邻接所述底部电极的上表 面;氮化物层或娃点层，邻接所述第一氧化物层的上表面；W及第二氧化物层，邻接所述氮 化物层或所述娃点层的上表面，其中，所述第二氧化物层具有邻接所述顶部电极的对应的 下表面的上表面。
[0084] 在上述IC中，还包括:浅沟槽隔离（STI)区域，设置在所述半导体衬底内并且将所 述电容器区域与所述闪存区域分离，其中，所述STI区域的上表面在最靠近所述闪存区域处 延伸至所述上部衬底表面之上的第一高度处并且在最靠近所述电容器区域处位于所述上 部衬底表面下面的第二高度处。
[0085] 根据本发明的另一些实施例，还提供了一种集成电路（1C)，包括:半导体衬底，包 括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所 述闪存区域和所述逻辑区域的相应的上部衬底表面凹进;第一电容器，设置在所述电容器 区域的凹进的上部衬底表面上方，所述第一电容器包括:多晶娃底部电极、布置在所述多晶 娃底部电极上方的多晶娃或金属顶部电极W及将所述底部电极和所述顶部电极分离的第 一电容器电介质；W及第二电容器，设置在所述电容器区域的凹进的上部衬底表面上方并 且与所述第一电容器并联堆叠，所述第二电容器包括:位于所述半导体衬底的电容器区域 中的渗杂区域、所述多晶娃底部电极W及将所述渗杂区域与所述多晶娃底部电极分离的第 二电容器电介质。
[0086] 在上述IC中，还包括：晶体管，设置在所述逻辑区域的上部衬底表面上方，所述晶 体管包括金属栅极，所述金属栅极具有与所述电容器的顶部电极的平坦化的上表面共面的 平坦化的上表面;闪速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存 储器单元包括选择栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共 面的平坦化的上表面。
[0087] 在上述IC中，所述第一电容器电介质和所述第二电容器电介质是Si化层。
[0088] 在上述IC中，所述第一电容器电介质是高k介电层，并且所述第二电容器电介质是 氧化物层或电荷捕获层。
[0089] 在上述IC中，所述第一电容器电介质是电荷捕获层，并且所述第二电容器电介质 是氧化物层。
[0090] 在上述IC中，所述闪存区域和所述逻辑区域的上部衬底表面彼此共面。
[0091] 根据本发明的又一些实施例，还提供了一种方法，包括:接收包括闪速存储器区 域、电容器区域和逻辑区域的半导体衬底;使所述电容器区域的上部衬底表面相对于所述 闪速存储器区域和所述逻辑区域凹进;在所述电容器区域的凹进的上部衬底表面上形成多 晶娃-绝缘体-多晶娃(PIP)电容器或多晶娃-绝缘体-金属(PIM)电容器。
[0092] 在上述方法中，还包括:在所述闪速存储器区域上形成闪速存储器单元;在所述逻 辑区域上形成高k金属栅极(HKMG)晶体管。
[0093] 在上述方法中，所述PIP电容器或所述PIM电容器包括电容器顶部电极，所述闪速 存储器单元包括选择栅极，和所述HKMG晶体管包括HKMG栅电极，并且还包括:执行平坦化W 使所述电容器顶部电极、所述选择栅极和所述HKMG栅电极的上表面共面。
[0094] 上面论述了若干实施例的部件，使得本领域普通技术人员可W更好地理解本发明 的各个方面。本领域普通技术人员应该理解，可W很容易地使用本发明作为基础来设计或 更改其他用于达到与运里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本 领域普通技术人员也应该意识到，运种等效构造并不背离本发明的精神和范围，并且在不 背离本发明的精神和范围的情况下，可W进行多种变化、替换W及改变。
【主权项】
1. 一种集成电路(1C)，包括： 半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬 底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进； 电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述电容器包括：多晶硅 底部电极、布置在所述多晶硅底部电极上方的导电顶部电极以及使所述底部电极和所述顶 部电极分离的第一电容器电介质；以及 闪速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包 括选择栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化 的上表面。2. 根据权利要求1所述的1C，还包括： 半导体衬底的掺杂区域，直接位于所述多晶硅底部电极下方；以及 第二电容器电介质，将所述掺杂区域与所述多晶硅底部电极分离； 其中，所述掺杂区域欧姆耦接至所述顶部电极，从而使得所述掺杂区域和所述顶部电 极一起作为所述电容器的电容器极板。3. 根据权利要求2所述的1C，其中，所述第二电容器电介质与所述第一电容器电介质不 同。4. 根据权利要求1所述的1C，还包括： 晶体管，设置在所述逻辑区域的上部衬底表面上方，所述晶体管包括金属栅极，所述金 属栅极具有与所述电容器的顶部电极的平坦化的上表面和所述闪速存储器单元的选择栅 极的平坦化的上表面都共面的平坦化的上表面。5. 根据权利要求4所述的1C，其中，所述导电顶部电极是由与所述晶体管的金属栅极相 同的材料制成的金属电极。6. 根据权利要求4所述的1C，其中，所述第一电容器电介质是与晶体管栅极电介质相同 的电介质，所述晶体管栅极电介质使所述晶体管的金属栅极与所述逻辑区域的上部衬底表 面分离。7. 根据权利要求1所述的1C，其中，所述导电顶部电极是多晶硅电极。8. 根据权利要求1所述的1C，其中，所述第一电容器电介质是具有大于3.9的介电常数 的高k电介质。9. 一种集成电路(1C)，包括： 半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬 底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进； 第一电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述第一电容器包 括:多晶硅底部电极、布置在所述多晶硅底部电极上方的多晶硅或金属顶部电极以及将所 述底部电极和所述顶部电极分离的第一电容器电介质；以及 第二电容器，设置在所述电容器区域的凹进的上部衬底表面上方并且与所述第一电容 器并联堆叠，所述第二电容器包括:位于所述半导体衬底的电容器区域中的掺杂区域、所述 多晶硅底部电极以及将所述掺杂区域与所述多晶硅底部电极分离的第二电容器电介质。10. -种方法，包括： 接收包括闪速存储器区域、电容器区域和逻辑区域的半导体衬底； 使所述电容器区域的上部衬底表面相对于所述闪速存储器区域和所述逻辑区域凹进； 在所述电容器区域的凹进的上部衬底表面上形成多晶硅-绝缘体-多晶硅(PIP)电容器 或多晶硅-绝缘体-金属(P頂)电容器。
【文档编号】H01L27/10GK105845686SQ201610059788
【公开日】2016年8月10日
【申请日】2016年1月28日
【发明人】庄学理, 王驭熊, 刘振钦
【申请人】台湾积体电路制造股份有限公司