一种半导体器件及其制造方法和电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一NMOS晶体管和第二NMOS晶体管、以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。本发明的半导体器件由于包括的SRAM单元中的传输门晶体管的源极和漏极相对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪声容限。本发明的半导体器件的制造方法用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置包括上述半导体器件，同样具有上述优点。
【专利说明】
-种半导体器件及其制造方法和电子装置
技术领域
[0001] 本发明设及半导体技术领域，具体而言设及一种半导体器件及其制造方法和电子 装置。
【背景技术】
[0002] 随着W电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总 产值W每年超过30%的速度发展，静态随机存储器（SRAM)作为一种重要的存储器件被广 泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读 取速度高等优点而广泛应用于数据的存储。
[0003] 现有的一种6T型SRAM单元的电路结构如图IA所示，包括6个罐型（Fin)晶体管， 即第一 PMOS晶体管PU第二PMOS晶体管P2、第一 NMOS晶体管Nl、第二NMOS晶体管N2、第 S NMOS晶体管N3、第四NMOS晶体管M。其中，第一 PMOS晶体管Pl与第一 NMOS晶体管Nl 构成第一 CMOS晶体管101 (即，第一 PMOS晶体管Pl的漏极与第一 NMOS晶体管Nl的漏极 相连，第一 PMOS晶体管Pl的栅极与第一 NMOS晶体管Nl的栅极相连），第二PMOS晶体管 P2与第二NMOS晶体管N2构成第二CMOS晶体管102 (即，第二PMOS晶体管P2的漏极与第 二NMOS晶体管N2的漏极相连，第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相 连）。第一 CMOS晶体管101的输入端与第二CMOS晶体管102的输出端相连，第一 CMOS晶 体管101的输出端与第二CMOS晶体管102的输入端相连；第一 PMOS晶体管Pl的源极和第 二PMOS晶体管P2的源极均连接至电源电压Vdd,第一 NMOS晶体管Nl的源极与第二NMOS 晶体管N2的源极均连接至电源电压Vss。
[0004] 其中，第S NMOS晶体管N3的源极与位线化相连，漏极与第一 PMOS晶体管Pl的 漏极相连，栅极与字线WL相连。第四NMOS晶体管M的源极与第二PMOS晶体管的漏极相 连，栅极与字线WL相连，漏极与另一位线品;相连。 阳0化]在上述的SRAM单元的电路结构中，Pl和P2为上拉晶体管（PU)，Nl和N2为下拉晶 体管，N3和M为传输口晶体管（PG)。其中PU、PD和PG的数量比为1:1:1。其中，传输口 晶体管N3和N4的示意性版图结构如图IB所示，包括源极201、漏极202和栅极结构203， 其中源极201和漏极202在栅极结构203的两侧对称设置。目P，源极201和漏极202的形 状相同并且大小也相同。
[0006] 在该SRAM单元中，由于0比率为PD/PG= 1，因而导致差的读噪声容限（read noise margin)。而在根据采用平面结构的晶体管的SRAM单元的数据，0比率应不低于 1.2。在该SRAM单元中，由于丫比率（丫 ratio)为PG/PU=1，因而导致差的写噪声容限 (write margin)。而在根据采用平面结构的晶体管的SRAM单元的数据，丫比率应不低于 1.5。也就是说，现有的上述结构的SRAM单元因丫比率比较低而存在写能力比较差的问题。
[0007] 现有的一些用于改善a比率、0比率或丫比率的方法及其存在的问题如下：（1) 通过选择罐型晶体管的数量来改善a比率、0比率或丫比率，例如将PU、PD和PG的数量 比设定为1:2:1或1:2:2或1:2:3等。然而，该方法会造成面积浪费，并且会导致在Vss端 的保持稳定性化old St油ility)的损失，a比率（PU/PDKl。似通过优化PU、PD和PG =种器件来改善a比率、0比率或丫比率。然而，该方法会使工艺变得非常复杂。（3)通 过为PU、PD和PG S种器件设置不同的注入条件来改善a比率、0比率或丫比率。但是， 该方法将导致逻辑器件无法匹配SRAM器件的目标，造成需要增加更多的掩膜。（4)通过掩 膜或光刻工艺调整多晶娃的关键尺寸从而改善a比率、0比率或丫比率。然而，该方法 会造成光刻工艺的工艺窗口损失。
[000引 由此可见，现有的上述结构的SRAM单元因0比率比较低而导致读噪声容限比较 差W及因丫比率比较低而存在写能力比较差的问题，而现有的各种方法均无法有效解决 上述问题。因此，为解决上述技术问题，有必要提出一种新的SRAM单元，W提高SRAM单元 的写能力。
【发明内容】
[0009] 针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可 W使SRAM单元具有相对于现有技术具有更好的读噪声容限（read noise margin)和写噪 声容限（write m曰rgin)。
[0010] 本发明的一个实施例提供一种半导体器件，其包括SRAM单元，其中所述SRAM单 元包括：作为上拉晶体管的第一 PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一 NMOS晶体管和第二NMOS晶体管、W及作为传输口晶体管的第S NMOS晶体管和第四NMOS晶 体管，其中，在每个所述传输口晶体管中，源极和漏极相对于栅极结构非对称设置。
[0011] 在一个实例中，作为传输口晶体管的所述第=NMOS晶体管包括源极、漏极和栅极 结构，其中，所述源极与所述栅极结构存在交叠，所述漏极与所述栅极结构不存在交叠，所 述源极和所述漏极的形状相同，并且所述源极的面积大于所述漏极的面积。
[0012] 在一个实例中，作为传输口晶体管的所述第四NMOS晶体管包括源极、漏极和栅极 结构，其中，所述漏极与所述栅极结构存在交叠，所述源极与所述栅极结构不存在交叠，所 述源极和所述漏极的形状相同，并且所述源极的面积小于所述漏极的面积。
[0013] 在一个实例中，所述传输口晶体管的源极和漏极先于所述传输口晶体管的栅极结 构形成，并且，所述传输口晶体管的源极和漏极是分别通过原位渗杂形成的。
[0014] 在一个实例中，所述上拉晶体管、所述下拉晶体管W及所述传输口晶体管为罐型 场效应晶体管。
[0015] 示例性地，在所述SRAM单元中，所述第一 PMOS晶体管与第一 NMOS晶体管构成第 一 CMOS晶体管，所述第二PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中 所述第一 CMOS晶体管的输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶 体管的输出端与所述第二CMOS晶体管的输入端相连；所述第一 PMOS晶体管的源极和所述 第二PMOS晶体管的源极均连接至电源电压Vdd,所述第一 NMOS晶体管的源极与所述第二 NMOS晶体管的源极均连接至电源电压Vss ;所述第SNMOS晶体管的源极与位线相连，所述 第=NMOS晶体管的漏极与所述第一 PMOS晶体管的漏极相连，所述第=NMOS晶体管的栅极 与字线相连；所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四 NMOS晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连。
[0016] 本发明的另一个实施例提供一种半导体器件的制造方法，所述半导体器件包括 SRAM单元，所述SRAM单元包括N型的传输口晶体管，其中所述方法包括：
[0017] 步骤SlOl :在半导体衬底上形成在拟形成的所述传输口晶体管的第一电极位置 具有第一开口的第一掩膜层，利用所述第一掩膜层进行刻蚀W在所述半导体衬底内形成与 所述第一开口相对应的第一沟槽；
[0018] 步骤S102 :通过原位渗杂在所述第一沟槽内形成所述传输口晶体管的第一电极；
[0019] 步骤S103 :在所述半导体衬底上形成在拟形成的所述传输口晶体管的第二电极 位置具有第二开口的第二掩膜层，利用所述第二掩膜层进行刻蚀W在所述半导体衬底内形 成与所述第二开口相对应的第二沟槽；
[0020] 步骤S104 :通过原位渗杂在所述第二沟槽内形成所述传输口晶体管的第二电极， 其中所述第二电极的面积大于所述第一电极的面积；
[0021] 步骤S105 :在所述半导体衬底上形成栅极结构，其中所述栅极结构与所述第一电 极存在交叠而与所述第二电极不存在交叠；
[0022] 其中，所述第一电极为源极，所述第二电极为漏极；或者，所述第一电极为漏极，所 述第二电极为源极。
[0023] 示例性地，所述源极和所述漏极的形状相同。
[0024] 示例性地，在所述步骤SlOl中，在形成所述第一掩膜层之前，对所述半导体衬底 进行刻蚀W形成罐型结构。 阳0巧]示例性地，在所述步骤S104与所述步骤S105之间还包括如下步骤：
[00%] 对所述半导体衬底的形成有所述第一电极与所述第二电极的一侧进行平坦化处 理；
[0027] 和/或，进行热退火处理。
[0028] 本发明的再一个实施例提供一种电子装置，包括半导体器件W及与所述半导体器 件相连的电子组件，其中所述半导体器件包括SRAM单元，所述SRAM单元包括：作为上拉晶 体管的第一 PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一 NMOS晶体管和第二 NMOS晶体管、化及作为传输口晶体管的第；NMOS晶体管和第四NMOS晶体管，其中，在每个 所述传输口晶体管中，源极和漏极相对于栅极结构非对称设置。
[0029] 本发明的半导体器件由于所包括的SRAM单元中的传输口晶体管的源极和漏极相 对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪声容限。本 发明的半导体器件的制造方法用于制造上述半导体器件，制得的半导体器件同样具有上述 优点。本发明的电子装置包括上述半导体器件，因而同样具有上述优点。
【附图说明】
[0030] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0031] 附图中：
[0032] 图IA为现有的一种SRAM单元的电路结构的示意图；
[0033] 图IB为现有的SRAM单元中的传输口晶体管的版图结构的示意图；
[0034] 图2A为本发明的一个实施例的半导体器件中的SRAM单元的电路结构的示意图；
[0035] 图2B为本发明的一个实施例的半导体器件中SRAM单元的一个传输口晶体管的版 图结构的示意图；
[0036] 图2C为本发明的一个实施例的半导体器件中SRAM单元的另一个传输口晶体管的 版图结构的示意图；
[0037] 图3A、图3B、图3C、图3D、图3E和图3F为本发明的另一个实施例的半导体器件的 制造方法的相关步骤形成的结构的示意图。
【具体实施方式】
[003引在下文的描述中，给出了大量具体的细节W便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可W无需一个或多个运些细节而得W 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0039] 应当理解的是，本发明能够W不同形式实施，而不应当解释为局限于运里提出的 实施例。相反地，提供运些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。
[0040] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0041] 为了彻底理解本发明，将在下列的描述中提出详细的步骤W及详细的结构，W便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了运些详细描述外，本 发明还可W具有其他实施方式。
[0042] 本发明实施例提供一种半导体器件，其包括SRAM单元。下面，参照图2A和图2B 来具体描述本发明实施例的SRAM单元。其中，图2A为本发明的一个实施例的半导体器件 中的SRAM单元的电路结构的示意图；图2B为本发明的一个实施例的半导体器件中SRAM单 元的一个传输口晶体管的版图结构的示意图；图2C为本发明的一个实施例的半导体器件 中SRAM单元的另一个传输口晶体管的版图结构的示意图。
[0043] 如图2A所示，本发明的一个实施例的半导体器件所包括SRAM单元的电路结构与 现有技术（图1A)相同，为6T型SRAM单元。该SRAM单元的电路结构如图2A所示，包括6 个罐型（Fin)晶体管，即第一 PMOS晶体管PU第二PMOS晶体管P2、第一 NMOS晶体管N1、第 二NMOS晶体管N2、第S NMOS晶体管N3、第四NMOS晶体管M。其中，第一 PMOS晶体管Pl 与第一 NMOS晶体管Nl构成第一 CMOS晶体管101 (即，第一 PMOS晶体管Pl的漏极与第一 NMOS晶体管Nl的漏极相连，第一 PMOS晶体管Pl的栅极与第一 NMOS晶体管Nl的栅极相 连），第二PMOS晶体管P2与第二NMOS晶体管N2构成第二CMOS晶体管102 (即，第二PMOS 晶体管P2的漏极与第二NMOS晶体管N2的漏极相连，第二PMOS晶体管P2的栅极与第二 NMOS晶体管N2的栅极相连）。第一 CMOS晶体管101的输入端与第二CMOS晶体管102的 输出端相连，第一 CMOS晶体管101的输出端与第二CMOS晶体管102的输入端相连；第一 PMOS晶体管Pl的源极和第二PMOS晶体管P2的源极均连接至电源电压Vdd,第一 NMOS晶 体管NI的源极与第二NMOS晶体管N2的源极均连接至电源电压Vss。
[0044] 其中，第S NMOS晶体管N3的源极与位线化相连，漏极与第一 PMOS晶体管Pl的 漏极相连，栅极与字线WL相连。第四NMOS晶体管M的源极与第二PMOS晶体管的漏极相 连，栅极与字线WL相连，漏极与另一位线目连。
[0045] 在上述的SRAM单元的电路结构中，Pl和P2为上拉晶体管（PU)，Nl和N2为下拉 晶体管，N3和M为传输口晶体管（PG)。其中PU、PD和PG的数量比为1:1:1。
[0046] 在本实施例的SRAM单元与现有技术的一个不同之处在于，在传输口晶体管N3和 M中，并不如现有技术（如图IB所示）一样，将源极和漏极在栅极结构的两侧对称设置。 也就是说，传输口晶体管N3 W及传输口晶体管M的各自的源极和漏极相对于其各自的栅 极结构非对称设置。
[0047] 具体地，在本实施例的一种传输口晶体管（N3或M)的结构中，源极和漏极中的一 者与栅极结构存在交叠，源极和漏极中的另一者则与栅极结构不存在交叠（即存在一定的 距离）。例如，源极与栅极结构存在交叠，漏极与栅极结构不存在交叠，或与此相反。
[0048] 进一步地，在本实施例的一种传输口晶体管的结构中，源极和漏极的形状仍保持 相同。但是，与栅极结构存在交叠的源极或漏极的面积大于与栅极不存在交叠的漏极或源 极的面积。
[0049] 示例性地，在本发明的一个实施例的半导体器件中SRAM单元中，一个传输口晶体 管的版图结构如图2B所示，另一个传输口晶体管的版图结构则如图2C所示。
[0050] 如图2B所示，一个传输口晶体管（例如N3)的结构包括源极301、漏极302和栅极 结构303,其中源极301与栅极结构303存在交叠，漏极302与栅极结构303不存在交叠。 其中，源极301和漏极302的形状相同（例如均为矩形），源极301的面积大于漏极302的 面积。
[0051] 如图2C所示，另一个传输口晶体管（例如M)的结构包括源极401、漏极402和栅 极结构403,其中漏极402与栅极结构403存在交叠，源极401与栅极结构403不存在交叠。 其中，源极401和漏极402的形状相同（例如均为矩形），源极401的面积小于漏极402的 面积。
[0052] 在本实施例中，由于传输口晶体管N3及M的源极和漏极相对于其各自的栅极结 构非对称设置，因此传输口晶体管N3及M相对于现有技术中的结构具有不同的开启电流 (Ion),进而可W改善SRAM单元的0比率和丫比率，使SRAM单元相对于现有技术具有更 好的读噪声容限和写噪声容限。
[0053] 例如，在图3B所示的结构中，从小的漏极301到大的源极302的电流Ion可W比 现有技术提局5% ;在图3C所不的结构中，从大的漏极402到小的源极401的电流Ion可 W比现有技术降低40%。对采用运两个结构的SRAM单元进行仿真发现，该SRAM单元相对 于现有技术具有更好的读噪声容限和写噪声容限。其中，P比率相对现有技术从1改善到 1. 4, 丫比率相对于现有技术从1改善到1. 05。
[0054] 简言之，本实施例的半导体器件由于所包括的SRAM单元中的传输口晶体管的源 极和漏极相对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪 声容限。 阳化5] 本发明的另一个实施例提供一种半导体器件的制造方法，用于制造上述的半导体 器件。其中，图3A至图3F为本发明的另一个实施例的半导体器件的制造方法的相关步骤 形成的结构的示意图。该方法主要设及SRAM单元中传输口晶体管的制造过程。
[0056] 如图3A至图3F所示，本实施例的半导体器件的制造方法包括如下步骤： 阳057] 步骤Al :提供半导体衬底500,对半导体衬底500进行刻蚀W形成罐型结构5001， 如图3A所示。
[0058] 其中，半导体衬底500可W为单晶娃衬底、多晶娃衬底、SOI衬底等各种可行的衬 底。形成罐型结构5001的方法，可W为干法刻蚀等现有的各种可行的方法。通过形成罐型 结构5001，可W使得形成的晶体管为罐型场效应晶体管。
[0059] 步骤A2 :在半导体衬底500上形成在拟形成的传输口晶体管的源极位置具有第一 开口的第一掩膜层600,利用第一掩膜层600进行刻蚀W在半导体衬底内形成与所述第一 开口相对应的第一沟槽5010,如图3B所示。
[0060] 其中，第一掩膜层600可W为各种可行的结构，例如第一掩膜层600包括氮化娃层 和位于其上的光刻胶层。在形成第一沟槽5010时，所采用的刻蚀方法可W为干法刻蚀、湿 法刻蚀等各种可行的方法。
[0061] 步骤A3 :通过原位渗杂在所述第一沟槽5010内形成传输口晶体管的源极501，如 图3C所示。
[0062] 其中，原位渗杂所使用的材料可W包括氮化娃或其他合适的材料。
[0063] 步骤A4 :在半导体衬底500上形成在拟形成的传输口晶体管的漏极位置具有第二 开口的第二掩膜层700,利用第二掩膜层700进行刻蚀W在半导体衬底内形成与所述第二 开口相对应的第二沟槽5020,如图3D所示。
[0064] 其中，第二掩膜层700可W为各种可行的结构，例如第二掩膜层700包括氮化娃层 和位于其上的光刻胶层。在形成第二沟槽5020时，所采用的刻蚀方法可W为干法刻蚀、湿 法刻蚀等各种可行的方法。 阳0化]步骤A5 :通过原位渗杂在所述第二沟槽5020内形成传输口晶体管的漏极502,其 中漏极502的面积大于源极501的面积，如图3E所示。
[0066] 其中，原位渗杂所使用的材料可W包括氮化娃或其他合适的材料。
[0067] 步骤A6 :在半导体衬底500上形成栅极结构503,其中栅极结构503与漏极502存 在交叠而与源极501不存在交叠，如图3F所示。
[0068] 示例性地，栅极结构503可W包括栅极W及栅极侧壁等。形成栅极结构503的方 法，可W采用现有的各种可行的方法，此处并不进行限定。 W例此外，在本实施例的步骤A5与步骤A6之间还可W包括如下步骤：
[0070] 对半导体衬底500的形成有源极和漏极的一侧进行平坦化处理；
[0071] 和/或，进行热退火处理。
[0072] 其中，平坦化处理可W保证后续形成的栅极结构具有更好的良率。热退火处理则 可W改善经原位渗杂形成的源极和漏极中的离子分布，提高半导体器件的性能。
[0073] 关于最终形成的传输口晶体管的具体结构W及半导体器件的具体结构，可W参照 前面的关于半导体器件的结构的实施例，此处不再一一寶述。
[0074] 在上述实施例中，也可W在步骤A3中形成漏极，在步骤A5中形成源极，即在最终 形成的传输口晶体管中，源极的面积大于漏极的面积。为了描述的简要，将在步骤A3中形 成的源极或漏极称作第一电极，在步骤A5中形成的漏极或源极称作第二电极。其中，在形 成的传输口晶体管中，第二电极的面积大于第一电极的面积，且栅极结构域第二电极存在 交叠但与第一电极不交叠（即，传输口晶体管的源极和漏极相对于其栅极结构非对称设 置）。
[00巧]在执行上述步骤Al至A5的过程中，同时形成传输口晶体管N3和M。并且，通常 还同时形成SRAM单元的其他晶体管，例如上拉晶体管Pl和P2、下拉晶体管Nl和N2。此 夕F，还可W同时形成半导体器件中除SRAM单元之外的其他器件，例如晶体管、二极管等，在 此并不进行限定。关于步骤Al至A5中同时形成其他部件的具体实现方式，本领域的技术 人员参照现有技术可W实现，此处不再寶述。
[0076] 根据本发明实施例的半导体器件的制造方法制造的半导体器件，由于所包括的 SRAM单元中的传输口晶体管的源极和漏极相对于栅极结构非对称设置，因此相对于现有技 术具有更好的读噪声容限和写噪声容限。
[0077] 本发明的再一个实施例提供一种电子装置，包括半导体器件W及与所述半导体器 件相连的电子组件。其中，该半导体器件为如上所述的半导体器件。该电子组件，可W为分 立器件、集成电路等任何电子组件。
[007引示例性地，所述半导体器件包括SRAM单元，其中所述SRAM单元包括：作为上拉晶 体管的第一 PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一 NMOS晶体管和第二 NMOS晶体管、W及作为传输口晶体管的第S NMOS晶体管和第四NMOS晶体管，其中，在每个 所述传输口晶体管中，源极和漏极相对于栅极结构非对称设置。
[0079] 本实施例的电子装置，可W是手机、平板电脑、笔记本电脑、上网本、游戏机、电视 机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可 为任何包括上述半导体器件的中间产品。
[0080] 本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优 点。
[0081] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可W理解的是，本发明并不局限于上述实施例，根据本发明的教导还可W做出更多种的 变型和修改，运些变型和修改均落在本发明所要求保护的范围W内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件，其特征在于，包括SRAM单元，其中所述SRAM单元包括：作为上拉 晶体管的第一 PMOS晶体管（P1)和第二PMOS晶体管（P2)、作为下拉晶体管的第一 NMOS晶 体管（N1)和第二NMOS晶体管（N2)、以及作为传输门晶体管的第三NMOS晶体管（N3)和第 四NMOS晶体管（N4)，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对 称设置。2. 如权利要求1所述的半导体器件，其特征在于，作为传输门晶体管的所述第三NMOS 晶体管包括源极（301)、漏极（302)和栅极结构（303)，其中，所述源极与所述栅极结构存在 交叠，所述漏极与所述栅极结构不存在交叠，所述源极和所述漏极的形状相同，并且所述源 极的面积大于所述漏极的面积。3. 如权利要求1所述的半导体器件，其特征在于，作为传输门晶体管的所述第四NMOS 晶体管包括源极（401)、漏极（402)和栅极结构（403)，其中，所述漏极与所述栅极结构存在 交叠，所述源极与所述栅极结构不存在交叠，所述源极和所述漏极的形状相同，并且所述源 极的面积小于所述漏极的面积。4. 如权利要求1所述的半导体器件，其特征在于，所述传输门晶体管的源极和漏极先 于所述传输门晶体管的栅极结构形成，并且，所述传输门晶体管的源极和漏极是分别通过 原位掺杂形成的。5. 如权利要求1所述的半导体器件，其特征在于，所述上拉晶体管、所述下拉晶体管以 及所述传输门晶体管为鳍型场效应晶体管。6. 如权利要求1所述的半导体器件，其特征在于，在所述SRAM单元中，所述第一 PMOS 晶体管与第一 NMOS晶体管构成第一 CMOS晶体管（101)，所述第二PMOS晶体管与所述第二 NMOS晶体管构成第二CMOS晶体管（102)，其中所述第一 CMOS晶体管的输入端与所述第二 CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二CMOS晶体管的输入 端相连； 所述第一 PMOS晶体管的源极和所述第二PMOS晶体管的源极均连接至电源电压Vdd，所 述第一 NMOS晶体管的源极与所述第二NMOS晶体管的源极均连接至电源电压Vss ; 所述第三NMOS晶体管的源极与位线相连，所述第三NMOS晶体管的漏极与所述第一 PMOS晶体管的漏极相连，所述第三NMOS晶体管的栅极与字线相连； 所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS晶体 管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连。7. -种半导体器件的制造方法，其特征在于，所述半导体器件包括SRAM单元，所述 SRAM单元包括N型的传输门晶体管，其中所述方法包括： 步骤S101 :在半导体衬底（500)上形成在拟形成的所述传输门晶体管的第一电极位置 具有第一开口的第一掩膜层（600)，利用所述第一掩膜层进行刻蚀以在所述半导体衬底内 形成与所述第一开口相对应的第一沟槽（5010); 步骤S102 :通过原位掺杂在所述第一沟槽内形成所述传输门晶体管的第一电极； 步骤S103 :在所述半导体衬底上形成在拟形成的所述传输门晶体管的第二电极位置 具有第二开口的第二掩膜层（700)，利用所述第二掩膜层进行刻蚀以在所述半导体衬底内 形成与所述第二开口相对应的第二沟槽（5020); 步骤S104:通过原位掺杂在所述第二沟槽内形成所述传输门晶体管的第二电极 (502)，其中所述第二电极的面积大于所述第一电极的面积； 步骤S105 :在所述半导体衬底上形成栅极结构（503)，其中所述栅极结构与所述第一 电极存在交叠而与所述第二电极不存在交叠； 其中，所述第一电极为源极，所述第二电极为漏极；或者，所述第一电极为漏极，所述第 二电极为源极。8. 如权利要求7所述的半导体器件的制造方法，其特征在于，所述源极和所述漏极的 形状相同。9. 如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在形 成所述第一掩膜层之前，对所述半导体衬底进行刻蚀以形成鳍型结构（5001)。10. 如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S104与所述 步骤S105之间还包括如下步骤： 对所述半导体衬底的形成有所述第一电极与所述第二电极的一侧进行平坦化处理； 和/或，进行热退火处理。11. 一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连的电子组 件，其中所述半导体器件包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一 PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一 NMOS晶体管和第二NMOS晶体管、 以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶 体管中，源极和漏极相对于栅极结构非对称设置。
【文档编号】H01L27/11GK105845680SQ201510019318
【公开日】2016年8月10日
【申请日】2015年1月14日
【发明人】张弓
【申请人】中芯国际集成电路制造(上海)有限公司