一种改进用于非易失性存储器件的浮置栅极均匀性的方法

一种改进用于非易失性存储器件的浮置栅极均匀性的方法
【专利摘要】本发明涉及用于嵌入式闪存存储器件的集成电路(IC)。在一些实施例中，IC包括设置在半导体衬底上方的存储阵列区和围绕存储阵列区的边界区。包括多个离散部分的硬掩模设置在存储阵列区处。硬掩模设置在存储阵列区的控制介电层下方。本发明还涉及一种改进用于非易失性存储器件的浮置栅极均匀性的方法。
【专利说明】
-种改进用于非易失性存储器件的浮置栅极均匀性的方法
技术领域
[0001] 本发明设及一种改进用于非易失性存储器件的浮置栅极均匀性的方法。
【背景技术】
[0002] 闪存存储器是可W电擦除和重新编程的电子非易失性计算机存储介质。为了存储 信息，闪存存储器包括可寻址的存储单元的阵列；闪存存储器中的每个均包括具有浮置栅 极的晶体管，浮置栅极设置在衬底上方并且衬底通过绝缘介电层与衬底分离。随着忍片上 组件的尺寸缩小（即，减小），器件"收缩"允许工程师将更多的组件和更多的相应功能集成 至更新代的1C。在最近的技术节点中，运允许闪存存储器嵌入在具有逻辑器件的集成忍片 上。

【发明内容】

[0003] 为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种集成电路 (1C)，包括：半导体衬底，由存储阵列区和围绕所述存储阵列区的边界区构成；多个浅沟槽 隔离（STI)区，设置在所述存储阵列区内，其中，所述STI区的上STI表面比所述半导体衬 底的平坦的上表面高W便限定相邻的所述STI区的上部之间的凹槽；多个浮置栅极，填充 所述存储阵列区内的相邻的所述STI区之间的所述凹槽；硬掩模，设置在多个所述STI区的 第一 STI区上；控制栅极层，设置在所述浮置栅极的上表面上方并且向上步进W在所述第 一 STI区上方的所述硬掩模的边缘上方延伸。
[0004] 在上述IC中，还包括：控制栅极间隔件，沿着所述控制栅极层的侧壁设置并且具 有邻接所述硬掩模的上表面的下表面。 阳0化]在上述IC中，还包括：控制栅极间隔件，沿着所述控制栅极层的侧壁设置并且具 有邻接所述硬掩模的上表面的下表面；其中，所述硬掩模的外侧壁与所述控制栅极间隔件 的外侧壁对准。
[0006] 在上述IC中，还包括：控制栅极间隔件，沿着所述控制栅极层的侧壁设置并且具 有邻接所述硬掩模的上表面的下表面；其中，所述硬掩模的外侧壁与所述控制栅极间隔件 的外侧壁对准；其中，还包括：浮置栅极间隔件，沿着所述控制栅极间隔件的外侧壁设置， 并且向下延伸W覆盖所述硬掩模的外侧壁。
[0007] 在上述IC中，其中，所述第一 STI区具有大于200nm的长度W及大于200nm的宽 度。
[0008] 在上述IC中，其中，所述硬掩模的边缘与所述第一 STI区的最近的边缘之间的距 离大于65nm。
[0009] 在上述IC中，其中，多个所述浮置栅极具有基本上相等的厚度。
[0010] 在上述IC中，其中，所述浮置栅极的上表面水平地低于所述硬掩模的上表面。
[0011] 在上述IC中，其中，其中，所述硬掩模包括二氧化娃或氮化娃。
[001引在上述IC中，其中，所述硬掩模的厚度在从约！ 00A至约300A的范围内。
[0013] 在上述IC中，还包括：多个电介质，设置在所述半导体衬底内的所述边界区处。
[0014] 在上述IC中，还包括：多个电介质，设置在所述半导体衬底内的所述边界区处；其 中，所述电介质延伸超出所述半导体衬底的上表面W限定相邻的所述电介质的上部之间的 凹槽；W及其中，所述电介质的上表面与所述STI区的上表面共平面。
[0015] 根据本发明的另一些实施例，提供了一种用于非易失性存储器件（NVM)的集成电 路（1C)，包括：存储阵列区和围绕所述存储阵列区的边界区，所述存储阵列区和所述边界 区均设置在半导体衬底上方；W及硬掩模，设置在所述存储阵列区处，并且包括多个离散部 分；其中，所述硬掩模设置在所述存储阵列区的控制介电层下方。
[0016] 在上述1C，其中，所述硬掩模的多个离散部分设置在从所述存储阵列区中的所述 半导体衬底向外延伸的多个浅沟槽隔离（STI)区上。
[0017] 在上述1C，其中，所述硬掩模的多个离散部分设置在从所述存储阵列区中的所述 半导体衬底向外延伸的多个浅沟槽隔离（STI)区上；其中，所述存储阵列区包括通过多个 所述STI区分离的多个闪存存储单元。
[0018] 在上述1C，其中，所述硬掩模的多个离散部分设置在从所述存储阵列区中的所述 半导体衬底向外延伸的多个浅沟槽隔离（STI)区上；其中，所述存储阵列区包括通过多个 所述STI区分离的多个闪存存储单元；其中，所述闪存存储单元包括：浮置栅极，设置在相 邻的所述STI区之间并且填充由相邻的所述STI区的上部限定的凹槽；W及控制栅极，通过 所述控制介电层与所述浮置栅极分离。
[0019] 在上述1C，其中，所述硬掩模的多个离散部分设置在从所述存储阵列区中的所述 半导体衬底向外延伸的多个浅沟槽隔离（STI)区上；其中，所述存储阵列区包括通过多个 所述STI区分离的多个闪存存储单元；其中，所述闪存存储单元包括：浮置栅极，设置在相 邻的所述STI区之间并且填充由相邻的所述STI区的上部限定的凹槽；W及控制栅极，通过 所述控制介电层与所述浮置栅极分离；其中，所述硬掩模的一些部分邻近控制栅极间隔件 和浮置栅极间隔件；并且其中，所述控制栅极间隔件沿着所述控制栅极的侧壁设置并且停 止在所述硬掩模的部分上，并且所述浮置栅极间隔件沿着所述浮置栅极的侧壁设置。
[0020] 根据本发明的又一些实施例，提供了一种用于制造集成电路的方法，包括：提供半 导体衬底，所述半导体衬底由存储阵列区和围绕所述存储阵列区的边界区构成；在所述存 储阵列区和所述边界区上方形成硬掩模层；图案化所述硬掩模层W形成覆盖所述边界区的 边界硬掩模和覆盖所述存储阵列区的一些部分并且保留所述存储阵列区的其他部分暴露 的伪图案硬掩模；形成在所述硬掩模层上方延伸并且向下延伸至所述存储阵列区的暴露部 分内的浮置栅极层；W及实施平坦化W减小所述浮置栅极层的高度，并形成具有基本上均 匀的厚度的多个浮置栅极。
[0021] 在上述方法中，还包括：在形成所述硬掩模层之前，在所述存储阵列区中形成多个 浅沟槽隔离（STI)区，其中，所述STI区具有在所述半导体衬底的上表面上方间隔开的上 STI表面，W在相邻的所述STI区的顶部之间留下凹槽；其中，所述伪图案硬掩模直接设置 在所述STI区之上，并且其中，所述凹槽未被图案化的所述硬掩模层覆盖，使得所述浮置栅 极层在所述凹槽中向下延伸。
[0022] 在上述方法中，还包括：当图案化所述硬掩模层时，图案化所述边界硬掩模内的一 个或多个狭缝，从而暴露所述边界区的一些部分。
【附图说明】
[0023] 当结合附图进行阅读时，从W下详细描述可最佳地理解本发明的各个方面。应该 注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件 的尺寸可W被任意增大或减小。
[0024] 图1示出了具有存储阵列区和围绕的边界区的集成电路（IC)的一些实施例的结 构图。
[0025] 图2示出了具有基本上均匀厚度的多个浮置栅极的集成电路（IC)的一些实施例 的截面图。
[0026] 图3A示出了具有设置在控制栅极层下方的硬掩模的集成电路（IC)的存储阵列区 的一些实施例的顶视图。
[0027] 图3B示出了沿着图3A的线B-B'的集成电路（IC)的存储阵列区的一些其他实施 例的截面图。
[0028] 图3C示出了沿着图3A的线A-A'的集成电路（IC)的存储阵列区的一些其他实施 例的截面图。
[0029] 图4A示出了使用存储阵列区处的伪图案硬掩模形成集成电路（IC)的方法的一些 实施例的流程图。
[0030] 图4B示出了使用存储阵列区处的伪图案硬掩模形成集成电路（IC)的方法的一些 其他实施例的流程图。
[0031] 图5至图16B示出了一些实施例的截面图，运些实施例示出了使用存储阵列区处 的伪图案硬掩模形成集成电路（IC)的方法。
[0032] 图17示出了具有伪图案硬掩模的集成电路（IC)的存储阵列区的一些实施例的布 局。
【具体实施方式】
[0033] W下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例W简化本发明。当然，运些仅仅是实例，而不旨在限制本 发明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件和第二 部件W直接接触的方式形成的实施例，并且也可W包括在第一部件和第二部件之间可W形 成额外的部件，从而使得第一部件和第二部件可W不直接接触的实施例。此外，本发明可在 各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指 示所讨论的各个实施例和/或配置之间的关系。
[0034] 而且，为了便于描述，本文可W使用诸如"在…下方"、"在…下面"、"下"、"在…之 上"、"上"等空间相对术语W描述如图所示的一个元件或部件与另一个（或另一些）元件或 部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同 方位。装置可WW其他方式定向（旋转90度或在其他方位上），并且本文使用的空间相对 描述符可W同样地作出相应的解释。
[0035] 半导体制造中的趋势是将诸如存储器和逻辑电路的不同器件集成在单个衬底上。 运些嵌入式集成电路（IC)的制造工艺可W包括一系列平坦化工艺。例如，可W通过沉积自 对准的导电层，随后通过化学机械抛光（CM巧工艺平坦化导电层的顶面W形成浮置栅极结 构来形成嵌入式闪存存储器IC的存储栅极结构。在运样的制造工艺中，CMP工艺可能不导 致所期望的平坦的表面。运部分是因为CMP工艺W不同的速度去除不同的材料，导致表面 不规则。例如，硬掩模层对平坦化化学物质更加有抵抗力并且用作平坦化工艺的停止层，覆 盖围绕存储阵列区的边界区。靠近边界区的导电层的部分将最终厚于在存储阵列区的中屯、 区的部分，因此导致接近边界区的较厚的浮置栅极结构W及在存储阵列区的中屯、区中的较 薄的浮置栅极结构。
[0036] 导电层的非均匀性（即，相对于其他区，在中屯、区处的浮置栅极的减小的厚度）可 能导致性能退化W及更小的可靠性。因此，本发明设及一种新的集成电路（IC)结构，W及 改进存储阵列区内的均匀性的相关的处理方法。方法包括当在形成浮置栅极材料之前形成 硬掩模层时在存储阵列区处添加伪图案和/或在边界区处添加伪"狭槽"。硬掩模层用作平 坦化停止层。与前面的方法不同，其中图案化硬掩模层W打开存储阵列区并且覆盖IC的其 他区W用于在存储阵列区处形成浮置栅极，当前的方法使用硬掩模层的伪图案和伪狭缝W 在平坦化工艺期间平衡在存储阵列中屯、处和边缘处的蚀刻速率，并且因此导致更均匀厚度 的浮置栅极。
[0037] 在一些实施例中，IC结构包括设置在存储单元区内的浅沟槽隔离（STI)区上的硬 掩模。硬掩模设置在存储阵列的控制栅极层下方。在一些实施例中，硬掩模包括设置在多 个STI区的单个或若干不同的STI区上的多个离散的部分。硬掩模可W由存储阵列的控制 介电层和存储阵列的控制栅极或浮置栅极的间隔件覆盖。
[003引图1示出了根据一些实施例的具有存储阵列区102和边界区104的集成电路 (IC) 100的结构图。边界区104围绕存储阵列区102并且将存储阵列区102与IC 100的 其他组件分离，IC 100的其他组件例如闪存逻辑区114或其他电路116 (诸如微控制器、专 用集成电路、传感器、微电子机械系统或可适用于集成的其他组件）。包括多个离散部分的 伪图案硬掩模106设置在存储阵列区102处。在一些实施例中，边界区104由边界硬掩模 110覆盖，边界硬掩模110包括位于边界硬掩模110中的一个或多个孔或狭缝108。伪图案 硬掩模106和边界硬掩模110由相同的材料制成。在随后的平坦化工艺期间，首先在未由 伪图案硬掩模106覆盖的存储阵列区102的暴露部分上形成导电层，W及覆盖伪图案硬掩 模106和边界硬掩模110。伪图案硬掩模106和边界硬掩模110配置为用作平坦化工艺的 蚀刻停止层，W及伪图案硬掩模106和狭缝108提供用于存储阵列区102和边界区104 W 及其他区的平衡的支撑。因此，例如，伪图案掩模106和边界硬掩模110阻止在CMP操作期 间在存储阵列区102中的部件的凹陷效应。特别地，在随后的制造工艺期间可W至少部分 地去除伪图案硬掩模106和边界硬掩模110的一些部分。
[0039] 图2示出了沿横截线B-B'截取的图1的集成电路（IC)IOO的截面图的一些实施 例。IC 100包括由存储阵列区102和围绕存储阵列区102的边界区104构成的半导体衬底 202。如图所示，存储阵列区102可W包括设置在半导体衬底202上方并且通过多个浅沟槽 隔离（STI)区214(诸如214曰、214曰、2146、214(^..)横向分离的多个闪存存储单元211(例 如，211a、21化…）。多个STI区214具有比半导体衬底202的平坦的上表面203s高的上表 面201s。在一些实施例中，多个浮置栅极206分别设置在相邻的STI区214之间（例如，浮 置栅极20化设置在第一 STI区214b和第二STI区214c之间）。由于将在W下公开的制造 方法，浮置栅极206具有从存储阵列区102的中屯、到边缘的基本均匀的厚度。例如，在存储 阵列区102的边缘处的第一浮置栅极206a具有第一厚度212a，第一厚度212a与靠近存储 阵列区102的中屯、的第二浮置栅极20化的第二厚度21化基本相同（然而在先前的方法中 由于平坦化非均匀性，第一厚度212a可能大于第二厚度21化）。在一些实施例中，多个电 介质216设置在半导体衬底202内的边界区104处。电介质216可W延伸超出半导体衬底 202的上表面203s。电介质216具有与STI区的上表面201s对准的上表面。 W40] 伪图案硬掩模106设置在一些STI区214处，伪图案硬掩模106离散地配置为在 平坦化期间提供用于存储阵列区102的更多的支撑。在一些实施例中，伪图案硬掩模106 可W包括二氧化娃或氮化娃。边界区104的其余区域由边界硬掩模110覆盖的同时，狭缝 108设置在边界区104处W提供平衡和蚀刻停止功能。伪图案硬掩模106设置在一些选择 的STI区处。例如，伪图案硬掩模106的第一部分106a设置在第一 STI区214b上；同时没 有伪图案硬掩模设置在第二STI区214c上；W及伪图案硬掩模106的第二部分10化设置 在第S STI区214d上。多个浮置栅极206的上表面水平地低于伪图案硬掩模106的上表 面。在一些实施例中，伪图案硬掩模106的部分可W各自具有大于约IOOnm的尺寸236W。 伪图案硬掩模106具有在从约1说至约300A的范围内的厚度。在一些实施例中，从伪图 案硬掩模106至下面的STI区214的最近的边缘的距离可W大于约65nm并且可W在例如 从40皿至200皿的范围内。其上设置有伪图案硬掩模的STI区（例如，214b、214d)应该 具有足够大的面积W在平坦化工艺期间阻止伪图案硬掩模被不期望地削离。例如，W上的 STI区可W具有大于约200nm的长度和宽度246W。尽管在图2中示出了伪图案硬掩模和边 界硬掩模，但是在随后的制造工艺期间可W部分地或全部地去除伪图案硬掩模和边界硬掩 模。
[0041] 尽管图2的伪图案硬掩模106和相应的STI区214描述为具有上述列举的尺寸， 应当认识到，运样的尺寸值是非限制性的实例。例如，随着集成忍片的尺寸的缩小，规定的 宽度和深度值也可W相应的缩放（即，对于结合图2描述的伪图案硬掩模和相应的STI区 给定的尺寸是用于40nm的工艺节点，但是可W缩放W用于诸如28nm、22nm、14nm、IOnm等的 不同工艺节点）。
[0042] 图3A至图3C示出了根据一些实施例的集成电路（IC)的存储阵列区102的更多的 细节。如图所示，多个浮置栅极206设置为填充相邻的STI区214的上部之间的凹槽。在一 些实施例中，第一硬掩模306a设置在第一 STI区214b上W及第二硬掩模30化设置在第二 STI区214d上。控制栅极层314(例如，314b)设置在多个浮置栅极206(例如，206b、206c、 206d)上方，通过控制介电层312与浮置栅极206分离。控制介电层312 W及控制栅极层 314向上步进（stepping upwards) W在硬掩模306的边缘上方延伸。在一些实施例中，沿 着控制栅极层314的侧壁设置控制栅极间隔件1302 W及沿着浮置栅极206和控制栅极间 隔件1302的侧壁设置浮置栅极间隔件1402。在一些实施例中，如在图3A的顶视图和图3C 的截面图中所示，第一硬掩模30化可W设置在"字（word)"的边缘处，或存储阵列区102的 单元处。如果情况是运样的，则控制栅极间隔件1302可W停止在第一硬掩模306a上。第 一硬掩模306a的外侧壁306s可W与控制栅极间隔件1302的外侧壁1302s对准。浮置栅 极间隔件1402可W向下延伸W覆盖浮置栅极206的外侧壁（如在图3B中所示）W及第一 硬掩模306a(如图3C所示）。
[0043] 图3B示出了沿着图3A的垂直线B-B'的一对分裂栅极闪存存储单元（例如，图3A 的存储单元对211a)的截面图的一些实施例。如图所示，存储单元对211a包括第一和第二 存储单元，第一和第二存储单元各自包括在X方向上通过沟道区512间隔开的漏极区516 和源极区514。控制栅极层314电容禪合（capacitively coupled)至浮置栅极206并且 通过控制介电层312与浮置栅极206分离。栅极介电层204设置在浮置栅极206和沟道区 512之间。在一些实施例中，掩模层316可W设置在控制栅极314上方。控制栅极间隔件 1302覆盖控制栅极层314的侧壁W及浮置栅极间隔件1402覆盖浮置栅极206的侧壁。 W44] 图4A示出了根据一些实施例的使用存储阵列区处的伪图案硬掩模形成集成电路 (IC)的方法400a的流程图。虽然在本文中所公开的方法400a被示出和描述为一系列的步 骤或活动，但是应当认识到，并不在限制的意义上解释运样的步骤或活动的次序。例如，除 了本文示出和/或描述的那些，一些步骤可W W不同的次序发生和/或与其他步骤或活动 同时发生。此外，为实现本文说明书的一个或多个方面或实施例，并非所有示出的步骤都是 必需的。此外，本文描述的步骤中的一个或多个可W在一个或多个单独的步骤和/或阶段 来头施。
[0045] 在步骤402中，提供半导体衬底，半导体衬底由存储阵列区和围绕存储阵列区的 边界区构成。
[0046] 在步骤404中，在存储阵列区和边界区上方形成硬掩模层。
[0047] 在步骤406中，图案化硬掩模层W形成覆盖边界区的边界硬掩模和覆盖存储阵列 区的一些部分并且保留存储阵列区的其他部分暴露的伪图案硬掩模。
[0048] 在步骤408中，形成在硬掩模层上方延伸并且朝向存储阵列区的暴露部分向下延 伸的浮置栅极层。
[0049] 在步骤410中，实施平坦化W减小浮置栅极层的高度W及形成多个浮置栅极。
[0050] 在步骤412中，任选地，平坦化之后实施各向异性蚀刻W进一步减小浮置栅极的 高度W便浮置栅极的上表面与上STI表面基本上共平面。
[0051] 图4B示出了根据一些实施例的使用存储阵列区处的伪图案硬掩模形成集成电路 (IC)的方法40化的流程图。虽然本文中将公开的方法40化示出和描述为一系列的步骤或 活动，但是应当认识到，并不在限制的意义上解释运样的步骤或活动的次序。例如，除了本 文示出和/或描述的那些，一些步骤可W W不同的次序发生和/或与其他步骤或活动同时 发生。此外，为实现本文说明书的一个或多个方面或实施例，并非所有示出的步骤都是必需 的。此外，本文描述的步骤中的一个或多个可W在一个或多个单独的步骤和/或阶段来实 施。
[0052] 在步骤402中，提供半导体衬底，半导体衬底由存储阵列区和围绕存储阵列区的 边界区构成。
[0053] 在步骤403中，在存储阵列区中形成多个浅沟槽隔离（STI)区，其中STI区具有在 半导体衬底的上表面上方间隔开的上STI表面W便在相邻的STI区的顶部之间留下凹槽。
[0054] 在步骤404中，在存储阵列区和边界区上方形成硬掩模层。
[0055] 在步骤406中，图案化硬掩模层W形成覆盖边界区的边界硬掩模和覆盖存储阵列 区的一些部分并且保留存储阵列区的其他部分暴露的伪图案硬掩模。
[0056] 在步骤407中，形成在硬掩模层上方延伸并且向下延伸至存储阵列区的凹槽内的 浮置栅极层。
[0057] 在步骤410中，实施平坦化W减小浮置栅极层的高度W及形成多个浮置栅极。
[0058] 在步骤412中，任选地，平坦化之后实施各向异性蚀刻W进一步减小浮置栅极的 高度W便浮置栅极的上表面与上STI表面基本上共平面。
[0059] 在步骤414中，在浮置栅极上方形成控制介电层W及在控制介电层上方形成控制 栅极层。 W60] 在步骤416中，图案化控制介电层和控制栅极层W形成控制电介质和控制栅极W 及形成控制栅极间隔件W覆盖控制栅极的侧壁。
[0061] 在步骤418中，图案化浮置栅极层W形成浮置栅极W及形成浮置栅极间隔件W覆 盖浮置栅极的侧壁。
[0062] 在步骤420中，随后形成擦除栅极、字线和接触件。
[0063] 图5A至图5B到图16A至图1她示出了一些实施例的截面图，运些实施例示出了 使用存储阵列区处的伪图案硬掩模形成集成电路（IC)的方法。虽然结合方法40化描述了 图5A至图5B到图16A至图16B，应当认识到，图5A至图5B到图16A至图16B公开的结构 不限于运样的方法，但是相反可W代表独立于方法的结构。 W64] 图5A和图5B W及图6A和图她示出了相应于步骤402和步骤403的截面图的一 些实施例。如由图5A和图5B所示，在半导体衬底202上方形成并且图案化栅极介电层204 和牺牲掩模层508。栅极介电层204可W是氧化物，诸如二氧化娃。在栅极介电层204上 形成牺牲掩模层508。形成并图案化牺牲掩模层508 W便牺牲掩模层508覆盖半导体衬底 202的扩散区。例如，可W形成牺牲掩模层508 W暴露半导体衬底202的将被用作隔离区 的那些区域（诸如在存储阵列区102处的开口 534a、534b、534c…和在围绕存储阵列区102 的边界区104处的开口 536)。牺牲掩模层508典型地由氮化娃形成，但是其他材料是可W 接受的。 阳〇化]半导体衬底202通常是平坦的并且具有均匀或基本上均匀的厚度。此外，半导体 衬底202可W是n型或P型并且可W例如是处理晶圆，诸如Si晶圆或绝缘体上娃（SOI)晶 圆衬底。如果存在，SOI衬底通常由布置在处理晶圆上方并且通过埋氧层与处理晶圆分离 的高品质娃的有源层制成。在一些其他实施例中，此外，半导体衬底也可W是蓝宝石衬底、 二元化合物衬底（例如，III-V族衬底）、或具有或不具有形成在半导体衬底上方的额外的 绝缘层或导电层的其他更高阶化合物衬底（例如，AlGaAs)。
[0066] 如图6A和图6B所示，将未由牺牲掩模层508覆盖的区域中的半导体衬底202选 择性地暴露于蚀刻剂。蚀刻剂在存储阵列区102处形成部分地延伸至半导体衬底内的多个 第一沟槽并且在边界区104处形成部分地延伸至半导体衬底内的多个第二沟槽。在一些实 施例中，蚀刻剂可W包括干蚀刻剂。在一些实施例中，干蚀刻剂可W具有包括氣类（例如， CF4XHF3X4FS等）的蚀刻化学物质。在一些实施例中，例如，蚀刻化学物质还可W包括氧气 或氨气。在其他实施例中，蚀刻剂可W包括湿蚀刻，湿蚀刻包括氨氣酸（HF)。在一些实施 例中，蚀刻剂可W通过在衬底202内实施各向异性蚀刻来形成多个沟槽。然后，形成绝缘材 料W填充沟槽从而在存储阵列区102处形成多个介电体214 (例如，214a、214b、214c-)，如 STI区。在一些实施例中，同时在边界区104处形成多个第二介电体216。首先可W通过使 用沉积技术（例如，CVD、PE-CVD、PCD)形成绝缘材料W填充多个沟槽并且覆盖牺牲掩模层 508 ; W及然后通过平坦化衬底W暴露牺牲掩模层508。在一些实施例中，绝缘材料可W是 氧化物，诸如二氧化娃。
[0067] 图7A和图7B示出了相应于步骤404的截面图的一些实施例。如图所示，在牺牲 掩模层508和STI区214上方形成硬掩模层710。在一些实施例中，硬掩模层710可W是氧 化物，诸如二氧化娃。 W側图8A和图8B示出了相应于步骤406的截面图的一些实施例。如图所示，图案化 硬掩模层710 W形成覆盖边界区104的边界硬掩模110 W及覆盖存储阵列区的一些部分并 且保留存储阵列区的其余部分暴露的伪图案硬掩模106 (包括诸如第一部分106a和第二部 分10化的部分）。伪图案硬掩模106配置为在随后的用于存储阵列区102的平坦化工艺期 间提供支撑。在一些实施例中，在边界硬掩模110处形成狭缝1〇8(诸如108a) W进一步提 供用于随后的在存储阵列区102和边界区104之间的平衡。在运个步骤中，例如，通过湿蚀 刻工艺去除牺牲掩模层508的暴露部分W留下相邻的STI区214的上部之间的凹槽802。 W例图9A和图9B示出了对应于步骤407的截面图的一些实施例。如图所示，形成在 边界硬掩模110和伪图案硬掩模106上方延伸并且向下延伸至存储阵列区102的凹槽802 内的浮置栅极层906。浮置栅极层906可W由多晶娃或金属形成并且可W具有从约450A 至约550A的最大厚度。可W通过使用沉积技术（例如，CVD、PE-CVD、PCD等）形成浮置栅 极层906 W填充凹槽802并且覆盖剩余的硬掩模层710。
[0070] 图10-1A和图10-1B示出了对应于步骤410的截面图的一些实施例。如图所示， 实施平坦化W减小浮置栅极层906的高度。浮置栅极层的剩余部分包括布置在STI区214 之间的多个浮置栅极前体。在一些实施例中，平坦化工艺可W包括化学机械抛光（CM巧工 艺。在CMP工艺期间，伪图案硬掩模106和边界掩模110用作CMP停止层并且伪图案硬掩 模106帮助使浮置栅极层906的剩余部分保持均匀。运是由于硬掩模106、110具有比浮置 栅极层906的结构刚性更大的结构刚性。 阳071] 图10-2A至图10-2B示出了对应于步骤412的截面图的一些实施例。如图所示， 在一些实施例中，可W实施额外的各向异性蚀刻W进一步将浮置栅极层906的高度减小至 低于剩余的硬掩模层710(即，边界硬掩模110和伪图案硬掩模106)的上表面的位置。浮 置栅极层906的上表面可W基本上与STI区214的上表面共平面。在一些其他实施例中， 通过CMP工艺直接将浮置栅极层906降低至期望的位置。在CMP和任选的蚀刻之后浮置栅 极层906具有从存储阵列区102的中屯、至边缘的相对均匀的厚度。例如，靠近存储阵列边 缘的第一厚度212a基本上等于靠近存储阵列区102的中屯、的第二厚度212b (然而先前的 方法中由于在不具有伪图案硬掩模106的情况下的平坦化非均匀性，在第一厚度212a可能 大于第二厚度21化）。 阳07引 图IlA和图IlB示出了对应于步骤414的截面图的一些实施例。如图所示，控制 介电层1102、控制栅极层1104 W及任选的掩模层1106形成在浮置栅极层906上方并且覆 盖剩余的硬掩模层710。控制介电层1102通常为ONO电介质并且共形于浮置栅极层906和 剩余的硬掩模层710。控制栅极层1104通常为多晶娃。
[0073] 图12A和图12B W及图13A和图13B示出了对应于步骤416的截面图的一些实施 例。如图12A和图12B所示，图案化并去除位于存储阵列区102外面的控制介电层1102、控 制栅极层1104 W及任选地掩模层1106,诸如从边界区104去除。也图案化控制介电层1102 和控制栅极层1104 W各自形成用于存储单元的控制介电层312和控制栅极314。在各个实 施例中，可W使用诸如干蚀刻剂（例如，RIE蚀刻、等离子体蚀刻等）或湿蚀刻剂（例如，氨 氣酸、憐酸等）的一种或多种蚀刻剂实施图案化。如图13A和图13B中所示，沿着工件的暴 露的侧壁形成控制栅极间隔件1302, W覆盖控制栅极314的侧壁。在一些实施例中，可W将 控制栅极间隔件1302形成为停止在伪图案硬掩模的第一部分106a上。 阳074] 图14A和图14B示出了对应于步骤418的截面图的一些实施例。如所示，图案化 并且去除位于存储阵列区102外面的浮置栅极层906,诸如从边界区104去除。也图案化浮 置栅极层906 W分别形成用于存储单元的浮置栅极206 (例如，206a、20化、206c)。在各个 实施例中，可W使用诸如干蚀刻剂（例如，RIE蚀刻、等离子体蚀刻等）或湿蚀刻剂（例如， 氨氣酸、憐酸等）的一种或多种蚀刻剂实施图案化。沿着工件的暴露侧壁形成浮置栅极间 隔件1402, W覆盖浮置栅极206的侧壁。在一些实施例中，可W形成浮置栅极间隔件1402 W覆盖伪图案硬掩模的第一部分106a的外侧壁。
[0075] 图15A和图15B W及图16A和图16B示出了对应于步骤420的截面图的一些实 施例。如图所示，擦除栅极1502、字线1504 W及接触件1606依次形成在一些金属间介电 (IMD)层1602、1604内。例如，IMD层1602、1604可W通过汽相沉积工艺的方式来沉积并且 可W包括低k介电层或超低k扣LK)介电层。 阳076] 图17示出了具有伪图案硬掩模306的集成电路（IC)的存储阵列区102的一些实 施例的布局。如图所示，在一些实施例中，伪图案硬掩模306直接沉积在提供用于浮置栅极 206的隔离的STI区214之上。伪图案硬掩模306可W设置在具有充足的面积的选择的STI 区（例如，STI区214b、214d、214f)上，例如，在当前的工艺节点中大于约200皿的尺寸，但 是用于不同工艺节点的缩放是可W接受的。伪图案硬掩模306可W包括诸如所示的306a、 306b、306c和306d的离散部分。伪图案硬掩模306设置在控制栅极层下方。伪图案硬掩 模306可W与STI区214的边缘间隔开，例如，具有大于65皿的距离308s。伪图案硬掩模 306可W具有大于IOOnm的尺寸306W。在平坦化之后可W全部或部分地去除伪图案硬掩模 306。在一些实施例中，由虚线示出的直接设置在控制栅极层314下方的部分伪图案硬掩模 306可W保留在最终的器件内。
[0077] 虽然结合浮置栅极闪存存储单元已经示出了各个实施例，应当认识到本发明也可 W适用于各种类型的非易失性存储器（NVM)器件。例如，闪存存储单元器件包括娃-氧化 物-氮化物-氧化物-娃（SONO巧分裂栅极闪存存储单元器件、金属-氧化物-氮化物-氧 化物-娃（MONO巧分裂栅极闪存存储单元器件、W及第=代SUPERFLA甜巧SF3)存储单元器 件。预期落入本发明的范围内的另一类型的闪存存储器是堆叠的栅极闪存存储单元。本发 明的概念适用于闪存存储器的宽范围并且不限制于给定的实例。
[0078] 应当认识到，虽然在整个文档中已经参考了示例性结构W讨论本文描述的方法的 各方面，但是运些方法不受所呈现的相应的结构的限制。相反，方法（和结构）认为是彼此 不依赖并且能够独立W及能够在不参照任何图中描述的特定方面的情况下实践。此外，本 文所描述的层可WW任何合适的方式形成，诸如使用旋涂、瓣射、生长和/或沉积技术等。
[0079] 同样地，基于对说明书和所附权利要求的阅读和/或理解，本领域普通技术人员 可W想到等同的替换和/或修改。本文的公开内容包括运样的修改和替换并且因此通常不 旨在限制。例如，尽管本文提供的图示出和描述为具有特定的渗杂类型，应当认识到，如本 领域普通技术人员将认识到的可W利用可选的渗杂类型。
[0080] 因此，本发明设及集成电路的结构和用于形成集成电路的方法，集成电路具有设 置在控制栅极层下方的存储阵列区处的伪图案硬掩模W帮助形成具有基本均匀的厚度的 多个浮置栅极。当平坦化导电层W形成存储器件的存储栅极时，伪图案硬掩模的形成提供 足够的支撑和蚀刻停止，并且伪图案硬掩模的形成还帮助提供均匀的平坦化。
[0081] 在一些实施例中，本发明设及用于嵌入式闪存存储器件的集成电路（1C)，IC包括 由存储阵列区和围绕存储阵列区的边界区构成的半导体衬底。IC还包括设置在存储阵列区 内的多个浅沟槽隔离（STI)区。STI区具有比半导体衬底的平坦的上表面高的上STI表面 W便限定相邻的STI区的上部之间的凹槽。IC还包括填充存储阵列内的相邻的STI区之间 的凹槽的多个浮置栅极。IC还包括设置在多个STI区的第一 STI区上的硬掩模。IC还包 括设置在浮置栅极的上表面上方并且向上步进W在第一 STI区上方的硬掩模的边缘上方 延伸的控制栅极层。
[0082] 在另一个实施例中，本发明设及用于嵌入式闪存存储器件的集成电路（1C)，IC包 括设置在半导体衬底上方的存储阵列区和围绕存储阵列区的边界区。IC还包括设置在存储 阵列区处的包括多个离散部分的硬掩模。硬掩模设置在存储阵列区的控制介电层下方。
[0083] 在又一实施例中，本发明设及形成用于嵌入式闪存存储器件的集成电路（IC)的 方法。方法包括提供半导体衬底，半导体衬底由存储阵列区和围绕存储阵列区的边界区构 成。方法还包括在存储阵列区和边界区上方形成硬掩模层。方法还包括图案化硬掩模层W 形成覆盖边界区的边界硬掩模和覆盖存储阵列区的一些部分并且保留存储阵列区的其他 部分暴露的伪图案硬掩模。方法还包括形成在硬掩模层上方延伸并且向下延伸至存储阵列 区的暴露部分内的浮置栅极层。方法还包括实施平坦化W减小浮置栅极层的高度W及形成 具有基本上均匀的厚度的多个浮置栅极。
[0084] 上面概述了若干实施例的特征，使得本领域技术人员可W更好地理解本发明的各 方面。本领域技术人员应该理解，他们可W容易地使用本发明作为基础来设计或修改用于 实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术 人员也应该意识到，运种等同构造并不背离本发明的精神和范围，并且在不背离本发明的 精神和范围的情况下，本文他们可W做出多种变化、替换W及改变。
【主权项】
1. 一种集成电路（1C)，包括： 半导体衬底，由存储阵列区和围绕所述存储阵列区的边界区构成； 多个浅沟槽隔离（STI)区，设置在所述存储阵列区内，其中，所述STI区的上STI表面 比所述半导体衬底的平坦的上表面高以便限定相邻的所述STI区的上部之间的凹槽； 多个浮置栅极，填充所述存储阵列区内的相邻的所述STI区之间的所述凹槽； 硬掩模，设置在多个所述STI区的第一 STI区上； 控制栅极层，设置在所述浮置栅极的上表面上方并且向上步进以在所述第一 STI区上 方的所述硬掩模的边缘上方延伸。2. 根据权利要求1所述的1C，还包括： 控制栅极间隔件，沿着所述控制栅极层的侧壁设置并且具有邻接所述硬掩模的上表面 的下表面。3. 根据权利要求2所述的1C，其中，所述硬掩模的外侧壁与所述控制栅极间隔件的外 侧壁对准。4. 根据权利要求3所述的1C，其中，还包括： 浮置栅极间隔件，沿着所述控制栅极间隔件的外侧壁设置，并且向下延伸以覆盖所述 硬掩模的外侧壁。5. 根据权利要求1所述的1C，其中，所述第一 STI区具有大于200nm的长度以及大于 200nm的宽度。6. 根据权利要求1所述的1C，其中，所述硬掩模的边缘与所述第一 STI区的最近的边 缘之间的距离大于65nm〇7. 根据权利要求1所述的1C，其中，多个所述浮置栅极具有基本上相等的厚度。8. 根据权利要求1所述的1C，其中，所述浮置栅极的上表面水平地低于所述硬掩模的 上表面。9. 一种用于非易失性存储器件（NVM)的集成电路（1C)，包括： 存储阵列区和围绕所述存储阵列区的边界区，所述存储阵列区和所述边界区均设置在 半导体衬底上方；以及 硬掩模，设置在所述存储阵列区处，并且包括多个离散部分； 其中，所述硬掩模设置在所述存储阵列区的控制介电层下方。10. -种用于制造集成电路的方法，包括： 提供半导体衬底，所述半导体衬底由存储阵列区和围绕所述存储阵列区的边界区构 成； 在所述存储阵列区和所述边界区上方形成硬掩模层； 图案化所述硬掩模层以形成覆盖所述边界区的边界硬掩模和覆盖所述存储阵列区的 一些部分并且保留所述存储阵列区的其他部分暴露的伪图案硬掩模； 形成在所述硬掩模层上方延伸并且向下延伸至所述存储阵列区的暴露部分内的浮置 栅极层；以及 实施平坦化以减小所述浮置栅极层的高度，并形成具有基本上均匀的厚度的多个浮置 栅极。
【文档编号】H01L29/423GK105845685SQ201510496420
【公开日】2016年8月10日
【申请日】2015年8月13日
【发明人】庄学理, 黄进义, 高雅真
【申请人】台湾积体电路制造股份有限公司