本实用新型涉及集成电路设计领域，特别是涉及一种兼容推挽输出和开漏输出的输入输出电路。
背景技术：
在当前的集成电路设计中，输入/输出电路(I/O PAD，Input/Output PAD)是必不可少的组件，其可作为缓冲电路使用，输入/输出电路一般都采用推挽输出(push-pull)的电路结构以实现缓冲功能。
随着半导体技术的发展，集成电路一般具有在低于外部电路信号的电压摆幅下工作的信号；尤其是低功耗的集成电路，其往往需要更低的工作电压。在芯片和外围电路相连接时，如果芯片的工作电压低于外围电路的工作电压，芯片的输入/输出电路就需要将来自于集成电路的低电压摆幅的信号转换为可被外部电路识别的高电压摆幅的信号，用于实现低电压摆幅的信号到高电压摆幅的信号转换的电路一般包括开漏输出电路(open-drain)。
但是现有的输入/输出电路都无法兼容推挽输出功能和开漏输出功能，因为在开漏输出时，外部电路的高工作电压容易通过推挽输出结构中的P管向集成芯片内部的低工作电压漏电，导致功耗的增加，同时影响开漏功能的实现。
因此，如何在输入/输出电路中兼容推挽输出功能和开漏输出功能已成为本领域技术人员亟待解决的问题之一。
技术实现要素：
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种兼容推挽输出和开漏输出的输入输出电路，用于解决现有技术中推挽功能和开漏功能不能兼容的问题。
为实现上述目的及其他相关目的，本实用新型提供一种兼容推挽输出和开漏输出的输入输出电路，所述输入输出电路至少包括：
第一PMOS管，第一NMOS管，第二NMOS管，推挽控制模块，开漏控制模块及漏电保护模块；
所述第一PMOS管的源端连接第一电源电压、漏端连接所述漏电保护模块；所述第一NMOS管及所述第二NMOS管的漏端连接所述漏电保护模块，并作为所述输入输出电路的输出端；所述第一NMOS管及所述第二NMOS管的源端接地；
所述推挽控制模块的输入端连接使能信号及第一输入信号，输出端分别连接所述第一PMOS管及所述第一NMOS管的栅端，交替控制所述第一PMOS管及所述第一NMOS管的导通，以实现推挽输出；
所述开漏控制模块的输入端连接所述使能信号及第二输入信号，输出端连接所述第二NMOS管的栅端，控制所述第二NMOS管的导通和关断；
所述漏电保护模块连接于所述第一PMOS管的漏端及所述第一NMOS管和所述第二NMOS管的漏端之间；推挽输出时所述漏电保护模块将所述第一PMOS管的漏端与所述输入输出电路的输出端连通；开漏输出时所述漏电保护模块将所述第一PMOS管的漏端与所述输入输出电路的输出端断开，以实现漏电保护。
优选地，所述推挽控制模块包括或逻辑单元、第一非逻辑单元及第一或非逻辑单元；
所述或逻辑单元的输入端分别连接所述使能信号及所述第一输入信号，输出端连接所述第一PMOS管的栅端；
所述第一非逻辑单元的输入端连接所述第一输入信号，输出端连接所述第一或非逻辑单元的第一输入端；
所述第一或非逻辑单元的第二输入端连接所述使能信号，输出端连接所述第一NMOS管的栅端。
优选地，所述开漏控制模块包括第二非逻辑单元及第二或非逻辑单元；
所述第二非逻辑单元的输入端连接所述使能信号，输出端连接所述第二或非逻辑单元的第一输入端；
所述第二或非逻辑单元的第二输入端连接所述第二输入信号，输出端连接所述第二NMOS管的栅端。
优选地，所述漏电保护模块包括第二PMOS管、第三NMOS管及传输门；
所述第二PMOS管的源端连接所述第一PMOS管的漏端，漏端连接所述第一NMOS管及所述第二NMOS管的漏端；
所述第三NMOS管的源端接地，漏端连接所述第二PMOS管的栅端，栅端连接所述使能信号的反信号；
所述传输门连接于所述第二PMOS管的漏端和栅端之间，所述传输门的正相控制端连接所述使能信号、反相输入端连接所述使能信号的反信号。
更优选地，所述第二PMOS管的体端连接所述第二PMOS管的漏端。
优选地，所述输入输出电路还包括上拉电阻，所述上拉电阻的一端连接于所述第二NMOS漏端、另一端连接第二电源电压，所述上拉电阻与所述第二NMOS管共同实现开漏输出。
更优选地，所述第一PMOS管、所述第一NMOS管、所述第二NMOS管、所述推挽控制模块、所述开漏控制模块及漏电保护模块设置于芯片内部，所述上拉电阻设置于芯片外部。
如上所述，本实用新型的兼容推挽输出和开漏输出的输入输出电路，具有以下有益效果：
本实用新型将推挽输出电路与开漏输出电路兼容到同一电路中，并通过漏电保护模块避免开漏输出时外部高工作电压向内部低工作电压漏电，进而减小功耗并确保开漏功能的正常工作，使得芯片的输入输出电路兼具缓冲功能和电平转换的功能。
附图说明
图1显示为本实用新型的输入输出电路实现推挽输出时的原理示意图。
图2显示为本实用新型的输入输出电路实现开漏输出时的原理示意图。
元件标号说明
1 输入输出电路
11 推挽控制模块
111 或逻辑单元
112 第一非逻辑单元
113 第一或非逻辑单元
12 开漏控制模块
121 第二非逻辑单元
122 第二或非逻辑单元
13 漏电保护模块
2 外部高压区域
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1～图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实用新型提供一种输入输出电路1，所述输入输出电路1包括：
第一PMOS管MP1，第一NMOS管MN1，第二NMOS管MN2，推挽控制模块11，开漏控制模块12及漏电保护模块13。
如图1所示，所述第一PMOS管MP1的源端连接第一电源电压VDD1、漏端连接所述漏电保护模块13；所述第一NMOS管MN1及所述第二NMOS管MN2的漏端连接所述漏电保护模块13，并作为所述输入输出电路1的输出端PAD；所述第一NMOS管MN1及所述第二NMOS管MN2的源端接地。
具体地，所述第一PMOS管MP1作为推挽电路中的上拉管，将所述输入输出电路1的输出端PAD拉高至所述第一电源电压VDD1；所述第一NMOS管MN1作为推挽电路中的下拉管，将所述输入输出电路1的输出端PAD拉低至芯片的参考地。所述第二NMOS管MN2作为开漏电路中的下拉管，将所述输入输出电路1的输出端PAD拉低至芯片的参考地。
如图1所示，所述推挽控制模块11的输入端连接使能信号OD_EN及第一输入信号CLK，所述推挽控制模块11的输出端分别连接所述第一PMOS管MP1及所述第一NMOS管MN1的栅端，交替控制所述第一PMOS管MP1及所述第一NMOS管MN1的导通，以实现推挽输出。
具体地，所述推挽控制模块11包括或逻辑单元111、第一非逻辑单元112及第一或非逻辑单元113。所述或逻辑单元111的输入端分别连接所述使能信号OD_EN及所述第一输入信号CLK，所述或逻辑单元111的输出端连接所述第一PMOS管MP1的栅端，以将所述使能信号OD_EN及所述第一输入信号CLK进行或运算。所述第一非逻辑单元112的输入端连接所述第一输入信号CLK，所述第一非逻辑单元112的输出端连接所述第一或非逻辑单元113的第一输入端；所述第一或非逻辑单元113的第二输入端连接所述使能信号OD_EN，所述第一或非逻辑单元113的输出端连接所述第一NMOS管MN1的栅端，以将所述使能信号OD_EN及所述第一输入信号CLK的反信号进行或非运算。更具体地，所述或逻辑单元111为二输入或门、所述第一非逻辑单元112为非门、所述第一或非逻辑单元113为二输入或非门。本领域的技术人员可通过其他逻辑器件(如与门、与非门)及使能信号的极性实现与所述推挽控制模块11相同的逻辑关系，不以本实施例的具体器件为限。
如图1所示，所述开漏控制模块12的输入端连接所述使能信号OD_EN及第二输入信号OD_SIG，所述开漏控制模块12的输出端连接所述第二NMOS管MN2的栅端，控制所述第二NMOS管MN2的导通和关断。
具体地，所述开漏控制模块12包括第二非逻辑单元121及第二或非逻辑单元122。所述第二非逻辑单元121的输入端连接所述使能信号OD_EN，所述第二非逻辑单元121的输出端连接所述第二或非逻辑单元122的第一输入端，所述第二或非逻辑单元122的第二输入端连接所述第二输入信号OD_SIG，所述第二或非逻辑单元122的输出端连接所述第二NMOS管MN2的栅端；以将所述使能信号的反信号OD_ENN及所述第二输入信号OD_SIG进行或非运算。更具体地，所述第二非逻辑单元121为非门、所述第二或非逻辑单元122为二输入或非门。本领域的技术人员可通过其他逻辑器件(如与门、与非门)及使能信号的极性实现与所述开漏控制模块12相同的逻辑关系，不以本实施例的具体器件为限。
如图1所示，所述漏电保护模块13连接于所述第一PMOS管MP1的漏端及所述第一NMOS管MN1和所述第二NMOS管MN2的漏端之间。推挽输出时所述漏电保护模块13将所述第一PMOS管MP1的漏端与所述输入输出电路1的输出端PAD连通；开漏输出时所述漏电保护模块13将所述第一PMOS管MP1的漏端与所述输入输出电路1的输出端PAD断开，以实现漏电保护。
具体地，所述漏电保护模块13包括第二PMOS管MP2、第三NMOS管MN3及传输门。所述第二PMOS管MP2的源端连接所述第一PMOS管MP1的漏端，所述第二PMOS管MP2的漏端连接所述第一NMOS管MN1及所述第二NMOS管MN2的漏端，所述第二PMOS管MP2的体端连接所述第二PMOS管MP2的漏端，以连通或断开所述第一PMOS管MP1与所述输入输出电路1的输出端PAD。所述第三NMOS管MN3的源端接地，所述第三NMOS管MN3的漏端连接所述第二PMOS管MP2的栅端，所述第三NMOS管MN3的栅端连接所述使能信号的反信号OD_ENN，在推挽输出时将所述第二PMOS管MP2的下拉到参考地，进而导通所述第二PMOS管MP2。所述传输门连接于所述第二PMOS管MP2的漏端和所述第二PMOS管MP2的栅端之间，所述传输门的正相控制端连接所述使能信号OD_EN、反相输入端连接所述使能信号的反信号OD_ENN，以在开漏输出时将所述第二PMOS管MP2的栅端和漏端连接，进而关断所述第二PMOS管MP2；更具体地，所述传输门采用第三PMOS管MP3及第四NMOS管MN4并联形成，所述第三PMOS管MP3的栅端连接所述使能信号的反信号OD_ENN，所述第四NMOS管MN4的栅端连接所述使能信号OD_EN。本领域的技术人员可通过其他器件及使能信号的极性实现与所述漏电保护模块13相同的功能，不以本实施例的具体器件为限。
如图2所示，所述第二NMOS管MN2的漏端还连接一上拉电阻RES，所述上拉电阻RES的一另端连接第二电源电压VDD2，所述上拉电阻RES与所述第二NMOS管MN2共同实现开漏输出，所述输入输出电路1的输出端PAD连接外部高压区域2(外部高压区域的工作电压大于所述输入输出电路1的内部工作电压)。在本实施例中，所述第二电源电压VDD2大于所述第一电源电压VDD1，但不限于本实施例所列举的方案，所述第二电源电压VDD2可以设定为小于或者等于所述第一电源电压VDD1。
具体地，所述第一PMOS管MP1、所述第一NMOS管MN1、所述第二NMOS管MN2、所述推挽控制模块11、所述开漏控制模块12及所述漏电保护模块13设置于芯片内部，所述上拉电阻RES设置于芯片外部。
所述输入输出电路1的工作原理如下：
当使能信号为第一电平状态时，第一PMOS管及第一NMOS管的漏端与输入输出电路的输出端相连，第二NMOS管关断，推挽控制模块基于第一输入信号控制所述第一PMOS管及第一NMOS管交替导通，以实现推挽输出；
当所述使能信号为第二电平状态时，所述第一PMOS管与所述输入输出电路的输出端断开，所述第一NMOS管关断，开漏控制模块基于第二输入信号控制所述第二NMOS管的导通和关断以实现开漏输出。
具体地，如图1所示，推挽输出时，所述使能信号OD_EN为低电平，所述使能信号的反信号OD_ENN为高电平。此时，所述传输门关断，所述第三NMOS管MN3导通，所述第二PMOS管MP2导通。且，无论所述第二输入信号OD_SIG为何种电平，所述第二或非逻辑单元122均输出低电平，所述第二NMOS管MN2关断。所述第一输入信号CLK包括但不限于时钟信号，在本实施例中，所述第一输入信号CLK为时钟信号。当所述第一输入信号CLK为高电平时，所述或逻辑单元111的输入信号为10、输出高电平，所述第一PMOS管MP1关断；所述第一或非逻辑单元113的输入信号为00、输出高电平，所述第一NMOS管MN1导通；所述输入输出电路1输出低电平(参考地)。当所述第一输入信号CLK为低电平时，所述或逻辑单元111的输入信号为00、输出低电平，所述第一PMOS管MP1导通；所述第一或非逻辑单元113的输入信号为01、输出低电平，所述第一NMOS管MN1关断；所述输入输出电路1输出高电平(第一电源电压VDD1)。
具体地，如图2所示，开漏输出时，所述使能信号OD_EN为高电平，所述使能信号的反信号OD_ENN为低电平。此时，所述传输门导通，所述第三NMOS管MN3关断，所述第二PMOS管MP2的栅端和漏端连接同一电平信号，所述第二PMOS管MP2关断，进而防止所述第二电源电压VDD2向所述第一电源电压VDD1漏电，其中，所述第一电源电压VDD1小于所述第二电源电压VDD2。且，无论所述第一输入信号CLK为何种电平，所述或逻辑单元111输出高电平，所述第一PMOS管MP1关断；所述第一或非逻辑单元113均输出低电平，所述第一NMOS管MN1关断。所述第二输入信号OD_SIG包括但不限于时钟信号，当所述第二输入信号OD_SIG为高电平时，所述第二或非逻辑单元122的输入信号为01，所述第二或非逻辑单元122输出低电平，所述第二NMOS管MN2关断，所述输入输出电路1输出高电平(第二电源电压VDD2与上拉电阻RES上压降的差值)。当所述第二输入信号OD_SIG为低电平时，所述第二或非逻辑单元122的输入信号为00，所述第二或非逻辑单元122输出高电平，所述第二NMOS管MN2导通，所述输入输出电路1输出低电平(参考地)。
需要注意的是，本领域的技术人员可根据不同的使能信号的极性适应性地修改控制模块的逻辑关系，以实现与本实用新型相同的功能，不以本实施例为限。
需要注意的是，本实施例中未考虑晶体管的导通电压，实际输出信号受晶体管导通电压的影响，在此不一一赘述。
本实用新型将推挽输出电路与开漏输出电路兼容到同一电路中，并通过漏电保护模块避免开漏输出时外部高工作电压向内部低工作电压漏电，进而减小功耗并确保开漏功能的正常工作，使得芯片的输入输出电路兼具缓冲功能和电平转换的功能。
综上所述，本实用新型提供一种兼容推挽输出和开漏输出的输入输出电路，包括：第一PMOS管的源端连接第一电源电压、漏端连接漏电保护模块；第一NMOS管及第二NMOS管的漏端连接漏电保护模块，并作为输入输出电路的输出端；第一NMOS管及第二NMOS管的源端接地；推挽控制模块的输入端连接使能信号及第一输入信号，输出端分别连接第一PMOS管及第一NMOS管的栅端，交替控制第一PMOS管及第一NMOS管的导通，以实现推挽输出；开漏控制模块的输入端连接使能信号及第二输入信号，输出端连接第二NMOS管的栅端，控制第二NMOS管的导通和关断；漏电保护模块连接于第一PMOS管的漏端及第一NMOS管和第二NMOS管的漏端之间；推挽输出时漏电保护模块将第一PMOS管的漏端与输入输出电路的输出端连通；开漏输出时漏电保护模块将第一PMOS管的漏端与输入输出电路的输出端断开，以实现漏电保护。本实用新型将推挽输出电路与开漏输出电路兼容到同一电路中，并通过漏电保护模块避免开漏输出时外部高工作电压向内部低工作电压漏电，进而减小功耗并确保开漏功能的正常工作，使得芯片的输入输出电路兼具缓冲功能和电平转换的功能。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。