半导体装置的制作方法

本申请要求2017年4月18日向韩国知识产权局提交的申请号为10-2017-0049739的韩国专利申请的优先权，其通过引用整体合并于此。

各种实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种半导体装置。

背景技术

半导体装置被配置为接收和输出电信号。

因此，半导体装置包括用于接收和输出电信号的电路。

如果噪声被包括在由半导体装置接收的信号中，则半导体装置可能通过将噪声误认为信号而发生故障。

技术实现要素：

在一个实施例中，半导体装置可以包括：脉冲发生电路，其被配置为响应于时钟来产生脉冲信号；以及放大电路，其被配置为响应于输入信号、时钟和脉冲信号来产生输出信号，其中放大电路被配置为放大锁存输入节点对之间的电压电平差。

在一个实施例中，半导体装置可以包括：脉冲发生电路，其被配置为响应于时钟的上升沿来使能脉冲信号，并且产生使能时段比时钟的高时段短的脉冲信号；以及放大电路，其被配置为在时钟的高时段期间的脉冲信号的使能时段中响应于输入信号来产生输出信号，并且即使在时钟的高时段期间，如果脉冲信号被禁止，则也保持输出信号的电压电平。

附图说明

图1是示出根据一个实施例的半导体装置的示例的表示的配置图。

图2是示出图1所示的放大电路的示例的表示的配置图。

图3是帮助解释根据一个实施例的半导体装置的时序图的示例的表示。

图4是采用根据上面关于图1-图3讨论的各种实施例的半导体装置的系统的表示。

具体实施方式

在下文中，将参考附图通过各种实施例的示例来描述半导体装置。

参考图1，根据实施例的半导体装置可以包括脉冲发生电路100和放大电路200。

脉冲发生电路100可以响应于时钟clk来产生脉冲信号p_s。例如，在时钟clk的上升沿处，脉冲发生电路100可以产生在预定时间内被使能为低电平的脉冲信号p_s。

放大电路200可以响应于时钟clk和输入信号in_p和in_n来产生输出信号q_p和q_n。例如，放大电路200在时钟clk为高时被激活，而在时钟clk为低时被去激活。如果被激活，放大电路200可以通过放大输入信号in_p和in_n来产生输出信号q_p和q_n。如果被去激活，无论输入信号in_p和in_n的状态如何，放大电路200都可以将输出信号q_p和q_n固定到指定的电压电平。输入信号in_p和in_n可以包括正输入信号in_p和负输入信号in_n，而输出信号q_p和q_n可以包括正输出信号q_p和负输出信号q_n。放大电路200可以在时钟clk的高电平时段被激活。被激活的放大电路200可以通过放大正输入信号in_p的电压电平与负输入信号in_n的电压电平之间的差来产生正输出信号q_p和负输出信号q_n。当被激活的放大电路200被去激活时，第一锁存输入节点n_lia(参见图2)和第二锁存输入节点n_lib(参见图2)可以在脉冲信号p_s的使能时段(即，脉冲信号p_s的低电平时段)内保持不同的电压电平。通过正输入信号in_p与负输入信号in_n之间的电压电平差可以感应出第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差。脉冲信号p_s的低电平时段可以比时钟clk的高电平时段短。如果脉冲信号p_s被禁止到高电平，则被激活的放大电路200可以将第一锁存输入节点n_lia与第二锁存输入节点n_lib耦接，并且使第一锁存输入节点n_lia的电压电平与第二锁存输入节点n_lib的电压电平彼此相同。放大电路200可以在时钟clk的低电平时段中被去激活。无论正输入信号in_p和负输入信号in_n的状态如何，被去激活的放大电路200都可以将正输出信号q_p和负输出信号q_n固定到低电平。

参考图2，放大电路200可以包括信号输入电路210、噪声消除电路220、锁存放大电路230以及第一输出固定电路240和第二输出固定电路250。

信号输入电路210可以响应于时钟clk、正输入信号in_p和负输入信号in_n来感应出第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差。例如，信号输入电路210可以通过在时钟clk的上升时段(即，高电平时段)内感测正输入信号in_p的电压电平与负输入信号in_n的电压电平中的差来感应出第一锁存输入节点n_lia和第二锁存输入节点n_lib之间的电压差。信号输入电路210可以包括第一晶体管至第三晶体管n1、n2、n3。第一晶体管n1具有接收时钟clk的栅极以及与接地端子vss耦接的源极。第二晶体管n2具有接收正输入信号in_p的栅极、与第一锁存输入节点n_lia耦接的漏极以及与第一晶体管n1的漏极耦接的源极。第三晶体管n3具有接收负输入信号in_n的栅极、与第二锁存输入节点n_lib耦接的漏极以及与第一晶体管n1的漏极耦接的源极。

噪声消除电路220可以响应于脉冲信号p_s来使第一锁存输入节点n_lia和第二锁存输入节点n_lib去耦接或耦接。例如，噪声消除电路220在脉冲信号p_s的使能时段(即，低电平时段)内将第一锁存输入节点n_lia和第二锁存输入节点n_lib去耦接。噪声消除电路220在脉冲信号p_s的禁止时段(即，高电平时段)将第一锁存输入节点n_lia和第二锁存输入节点n_lib耦接。

噪声消除电路220可以包括第四晶体管n4。第四晶体管n4具有接收脉冲信号p_s的栅极以及分别与第一锁存输入节点n_lia和第二锁存输入节点n_lib耦接的源极和漏极。

锁存放大电路230放大第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差，并且感应出第一输出节点n_outa与第二输出节点n_outb之间的电压电平差。例如，锁存放大电路230响应于第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差来在升高第一输出节点n_outa的电压电平的同时降低第二输出节点n_outb的电压电平。此外，锁存放大电路230可以响应于第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差来在降低第一输出节点n_outa的电压电平的同时升高第二输出节点n_outb的电压电平。因此，锁存放大电路230可以响应于第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差来产生至少一个输出信号q_p和q_n。

锁存放大电路230可以包括第五晶体管至第八晶体管n5、n6、p1和p2。第五晶体管n5具有与第七晶体管p1的栅极和第二输出节点n_outb共同耦接的栅极、与第七晶体管p1的漏极耦接的漏极以及与第一锁存输入节点n_lia耦接的源极。第六晶体管n6具有与第八晶体管p2的栅极和第一输出节点n_outa共同耦接的栅极、与第八晶体管p2的漏极耦接的漏极以及与第二锁存输入节点n_lib耦接的源极。第七晶体管p1具有施加有外部电压vdd的源极。第八晶体管p2具有施加有外部电压vdd的源极。

第一输出固定电路240响应于时钟clk来将第一输出节点n_outa固定到指定电平。例如，第一输出固定电路240在时钟clk具有低电平的时段中将第一输出节点n_outa固定到外部电压vdd的电平。

第一输出固定电路240可以包括第九晶体管p3。第九晶体管p3具有接收时钟clk的栅极、施加有外部电压vdd的源极以及与第一输出节点n_outa耦接的漏极。

第二输出固定电路250响应于时钟clk来将第二输出节点n_outb固定到指定电平。例如，第二输出固定电路250在时钟clk具有低电平的时段中将第二输出节点n_outb固定到外部电压vdd的电平。

第二输出固定电路250可以包括第十晶体管p4。第十晶体管p4具有接收时钟clk的栅极、施加有外部电压vdd的源极以及与第二输出节点n_outb耦接的漏极。

放大电路200还可以包括第一反相器iv1和第二反相器iv2。第一反相器iv1可以将第一输出节点n_outa的电压电平反相，并输出正输出信号q_p。第二反相器iv2可以将第二输出节点n_outb的电压电平反相，并输出负输出信号q_n。

下面将描述如上所述配置的根据实施例的半导体装置的操作。

脉冲发生电路100可以响应于时钟clk来产生脉冲信号p_s。例如，脉冲发生电路100可以产生在时钟clk的上升沿处被使能至低电平并在预定时间之后被禁止至高电平的脉冲信号p_s。脉冲信号p_s的使能时段(即，低电平时段)可以比时钟clk的高电平时段短。

放大电路200可以响应于输入信号in_p和in_n、脉冲信号p_s和时钟clk来产生输出信号q_p和q_n。例如，放大电路200可以响应于时钟clk而被激活或被去激活。放大电路200可以在时钟clk的高时段内被激活。放大电路200可以在时钟clk的低时段内被去激活。被激活的放大电路200可以响应于输入信号in_p和in_n来产生输出信号q_p和q_n。无论输入信号in_p和in_n的状态如何，被去激活的放大电路200都可以将输出信号q_p和q_n固定到指定电平(即，低电平)。

下面将参考图2详细地描述放大电路200的操作。作为差分信号的输入信号in_p和in_n可以包括正输入信号in_p和负输入信号in_n。作为差分信号的输出信号q_p和q_n可以包括正输出信号q_p和负输出信号q_n。

放大电路200可以包括信号输入电路210、噪声消除电路220、锁存放大电路230以及第一输出固定电路240和第二输出固定电路250。

在时钟clk的高时段期间，信号输入电路210可以响应于正输入信号in_p和负输入信号in_n的电压电平差来感应出第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压电平差。换言之，信号输入电路210可以在时钟clk的高时段内响应于输入信号来感应出第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压电平差。

响应于可以在时钟clk的上升沿处被使能的脉冲信号p_s，噪声消除电路220可以在脉冲信号p_s的使能时段(即，低电平时段)内使第一锁存输入节点n_lia和第二锁存输入节点n_lib去耦接，而可以在脉冲信号p_s的禁止时段(即，高电平时段)内使第一锁存输入节点n_lia和第二锁存输入节点n_lib耦接。也就是说，噪声消除电路220可以仅在脉冲信号p_s的使能时段(即，低电平时段)内使第一锁存输入节点n_lia和第二锁存输入节点n_lib去耦接，使得在信号输入电路210中感应出的第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差被传送到锁存放大电路230。噪声消除电路220可以在脉冲信号p_s的禁止时段(即，高电平时段)内使第一锁存输入节点n_lia和第二锁存输入节点n_lib耦接，使得在信号输入电路210中感应出的第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差消失。换言之，即使信号输入电路210在脉冲信号p_s的禁止时段(即，高电平时段)内感应出第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差，噪声消除电路220也可以使第一锁存输入节点n_lia和第二锁存输入节点n_lib耦接并可以使第一锁存输入节点n_lia和第二锁存输入节点n_lib的电压具有相同的电压电平。

锁存放大电路230可以感测并放大在脉冲信号p_s的使能时段(低电平时段)中传送的第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差，从而形成第一输出节点n_outa的电压电平和第二输出节点n_outb的电压电平。例如，响应于在脉冲信号p_s的使能时段(低电平时段)感应出的第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差，锁存放大电路230可以在升高第一输出节点n_outa的电压电平的同时降低第二输出节点n_outb的电压电平。响应于在脉冲信号p_s的使能时段(低电平时段)内感应出的第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差，锁存放大电路230可以在降低第一输出节点n_outa的电压电平的同时升高第二输出节点n_outb的电压电平。

如果在脉冲信号p_s的禁止时段(高电平时段)内第一锁存输入节点n_lia与第二锁存输入节点n_lib的电压电平相同，则因为未感测到第一锁存输入节点n_lia与第二锁存输入节点n_lib之间的电压差，所以锁存放大电路230可以保持在脉冲信号p_s的使能(低)时段内形成的第一输出节点n_outa的电压电平和第二输出节点n_outb的电压电平。因此，当第一锁存输入节点n_lia与第二锁存输入节点n_lib的电压电平相同时，锁存放大电路230可以保持输出信号q_n和q_p中的至少一个的电压电平。

在时钟clk的低时段(即，放大电路200的去激活时段)内，第一输出固定电路240将第一输出节点n_outa的电压电平固定到外部电压vdd的电平。第一输出固定电路240可以响应于时钟clk来将正输出信号q_p固定到指定电平。例如，第一输出固定电路240可以在时钟clk的低时段内将正输出信号q_p固定到低电平。

在时钟clk的低时段(即，放大电路200的去激活时段)内，第二输出固定电路250将第二输出节点n_outb的电压电平固定到外部电压vdd的电平。第二输出固定电路250可以响应于时钟clk来将负输出信号q_n固定到指定电平。例如，第二输出固定电路250可以在时钟clk的低时段内将负输出信号q_n固定到低电平。

结果，根据实施例的半导体装置被激活。因此，如果放大电路200在时钟clk的高时段中被激活，则仅在产生于时钟clk的上升沿处的脉冲信号p_s的使能(低)时段内，放大电路200响应于输入信号in_p和in_n中的至少一个来产生一个或更多个输出信号q_p和q_n，以及即使在时钟clk的高时段期间，如果脉冲信号p_s被禁止(高)，则无论输入信号in_p和in_n的状态如何，放大电路200也都保持一个或更多个输出信号q_p和q_n的电压电平。此外，根据实施例的半导体装置在时钟clk低时段中被去激活，并且无论输入信号in_p和in_n的状态如何，都将输出信号q_p和q_n固定到低电平。

下面将参考图3描述根据本实施例的半导体装置的操作。

参考图3，每次时钟clk转换至高电平时，脉冲信号p_s在预定时间内被使能至低电平。

输出信号q_p和q_n可以通过在脉冲信号p_s的低电平时段内放大输入信号in_p和in_n之间的电压差来产生。输入信号in_p和in_n可以包括正输入信号in_p和负输入信号in_n，而输出信号q_p和q_n可以包括正输出信号q_p和负输出信号q_n。

在时钟clk的第一高时段h1期间的脉冲信号p_s的低电平使能时段内，正输入信号in_p具有高电平而负输入信号in_n具有低电平。此时，输出具有低电平的正输出信号q_p和输出具有高电平的负输出信号q_n。在时钟clk的第一高时段h1内可以保持正输出信号q_p和负输出信号q_n的电平。

在第一高时段h1结束之后的时钟clk的低时段l内，无论正输入信号in_p和负输入信号in_n的状态如何，正输出信号q_p和负输出信号q_n都为低。

在时钟clk的第二高时段h2期间的脉冲信号p_s的低电平使能时段内，正输入信号in_p具有低电平而负输入信号in_n具有高电平。此时，输出具有高电平的正输出信号q_p并输出具有低电平的负输出信号q_n。当在时钟clk的第二高时段h2内改变正输入信号in_p和负输入信号in_n的电平时，在脉冲信号p_s的低电平时段中仅响应于正输入信号in_p和负输入信号in_n的电平来确定并保持正输出信号q_p的电平和负输出信号q_n的电平。

在第二高时段h2结束之后的时钟clk的低时段l内，无论正输入信号in_p和负输入信号in_n的状态如何，正输出信号q_p和负输出信号q_n都为低。

在时钟clk的第三高时段h3期间的脉冲信号p_s的低电平使能时段内，正输入信号in_p具有低电平而负输入信号in_n具有高电平。此时，输出具有高电平的正输出信号q_p并输出具有低电平的负输出信号q_n。在时钟clk的第三高时段h3内保持正输出信号q_p和负输出信号q_n的电平。

在第三高时段h3结束之后的时钟clk的低时段l内，无论正输入信号in_p和负输入信号in_n的状态如何，正输出信号q_p和负输出信号q_n都为低。

在时钟clk的第四高时段h4期间的脉冲信号p_s的低电平使能时段内，正输入信号in_p具有高电平而负输入信号in_n具有低电平。此时，输出具有低电平的正输出信号q_p并输出具有高电平的负输出信号q_n。在时钟clk的第四高时段h4内保持正输出信号q_p和负输出信号q_n的电平。

因此，根据实施例的半导体装置仅在产生于时钟clk的上升沿处的脉冲信号p_s的使能时段中(即，当时钟clk转换至高电平时)响应于输入信号in_p和in_n来产生输出信号q_p和q_n。即使在时钟clk的高时段中，如果脉冲信号p_s被禁止，则无论输入信号in_p和in_n的变化如何，半导体装置也都可以保持输出信号q_p和q_n的电平。此外，根据实施例的半导体装置在时钟clk的低时段内将输出信号q_p和q_n固定到低电平。

尽管以上已经描述了各种实施例，但是本领域技术人员将理解的是所描述的实施例仅为示例。因此，本文中所描述的半导体装置不应该基于所描述的实施例来限制。

上面讨论的半导体装置(参见图1-图3)特别适用于存储器件、处理器和计算机系统的设计。例如，参考图4，示出了采用根据各种实施例的半导体装置的系统的框图，并且整体由附图标记1000来标明。系统1000可以包括一个或更多个处理器(即，处理器)，或例如，但不限于中央处理单元(“cpu”)1100。处理器(即，cpu)1100可以单独使用，或者可以与其他处理器(即，cpu)组合使用。虽然处理器(即，cpu)1100将主要以单数形式被提及，但是本领域的技术人员将理解，可以实现具有任意数量的物理处理器或逻辑处理器(即，cpu)的系统1000。

芯片组1150可以可操作地耦接到处理器(即，cpu)1100。芯片组1150是处理器(即，cpu)1100与系统1000的其他组件之间的信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(“i/o”)总线1250和磁盘驱动器控制器1300。根据系统1000的配置，可以经由芯片组1150发送多个不同信号中的任何一个，并且本领域技术人员将理解，在不改变系统1000的基本性质的情况下，能够容易地调整整个系统1000中的信号的路由。

如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括如上参考图1-图3所讨论的至少一个半导体装置。因此，存储器控制器1200能够经由芯片组1150接收从处理器(即，cpu)1100提供的请求。在替代实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上关于图1-图3所讨论的至少一个半导体装置。存储器件1350可以包括用于定义多个存储单元的多个字线和多个位线。存储器件1350可以是多种工业标准存储器类型中的任何一种，包括但不限于，单列直插式存储器模块(“simm”)和双列直插存储器模块(“dimm”)。此外，存储器件1350可以通过储存指令和数据两者来促进外部数据储存器件的安全移除。

芯片组1150还可以耦接到i/o总线1250。i/o总线1250可以用作信号从芯片组1150到i/o设备1410、1420和1430的通信通路。i/o设备1410、1420和1430可以包括：例如但不限于鼠标1410、视频显示器1420或键盘1430。i/o总线1250可以采用多种通信协议中的任何一种来与i/o设备1410、1420和1430通信。在一个实施例中，i/o总线1250可以被集成到芯片组1150中。

磁盘驱动器控制器1300可以可操作地耦接到芯片组1150。磁盘驱动器控制器1300可以用作芯片组1150与一个内部磁盘驱动器1450或多于一个内部磁盘驱动器1450之间的通信通路。内部磁盘驱动器1450可以通过储存指令和数据两者来促进外部数据储存器件的断开。磁盘驱动器控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议(包括，例如但不限于，上面关于i/o总线1250所提及的所有通信协议)来彼此通信或与芯片组1150通信。

重要的是注意，上面关于图4描述的系统1000仅仅是采用如上关于图1-图3所讨论的半导体装置的系统1000的一个示例。在替代实施例中，诸如，例如但不限于蜂窝电话或数字照相机的组件可以与图4中示出的实施例不同。