电源控制电路以及具备电源控制电路的逻辑电路装置的制作方法

本发明是有关于一种例如用于逻辑电路的电源控制电路以及具备电源控制电路的逻辑电路装置。

背景技术：

图1是表示已知例1的逻辑电路及其电源控制电路的结构的方块图。如图1所示，逻辑电路10一般是设在输入侧的延迟型触发器(flip-flop)ffi1～ffim与输出侧的延迟型触发器ffo1～ffon之间，且具备反相器(inverter)inv1、或非门(norgate)nor1、反及(nand)门nand1等门组件，进行规定的逻辑运算。并且，电源电压vdd被供给至逻辑电路10及各延迟型触发器ffi1～ffim、ffo1～ffon。图1中，在逻辑电路中，理想的是无漏电路径(leakpath)，在逻辑电路未动作的状态下，无电流流动。

然而，在逻辑电路的待命(standby)时，仅存在漏电流，但若使用当今的微细化技术来制造，则漏电流会增加。最近，在现状下无法维持低电流，当逻辑电路中存在大的漏电(缺点之一)时，有大电流流动。

为了解决以上的问题，提出有电源电压阻断电路，该电源电压阻断电路有效降低漏电流。将其一例示于图2至图4。

图2是表示已知例2的逻辑电路及其电源控制电路的结构的方块图。图2的电路中，与图1的电路相比，电源电压vdd经由金属氧化物半导体(metaloxidesemiconductor，mos)晶体管(transistor)q1而供给至逻辑电路10及各延迟型触发器ffi1～ffim、ffo1～ffon，该mos晶体管q1基于来自中央处理单元(centralprocessingunit，cpu)的电源阻断信号spsco而受到控制。在逻辑电路10等未进行动作时，基于h电平(level)的电源阻断信号spsco来使mos晶体管q1断开，藉此可减轻待命电流。

图3是表示已知例3的逻辑电路及其电源控制电路的结构的方块图。图3的电路与图2的电路相比，电源电压vdd经由mos晶体管q1而供给至1个应用(application)功能单元即逻辑电路10，该mos晶体管q1基于来自cpu的电源阻断信号spsco而受到控制，但电源电压vdd未经由mos晶体管q1而直接供给至各延迟型触发器ffi1～ffim、ffo1～ffon。此时，相对于各应用功能单元，在逻辑电路10未进行动作时，亦使mos晶体管q1断开，藉此可减轻待命电流。

图4是表示已知例4的逻辑电路及其电源控制电路的结构的方块图。图4的电路中，电源电压vdd经由作为电源电压阻断电路的mos晶体管q1，作为供给电压vddl而供给至逻辑电路块10、11、12、输入侧的延迟型触发器ffi1～ffim、输出侧的延迟型触发器ffo1～ffon。表示一个电源电压vdd经由作为电源电压阻断电路的mos晶体管q1而供给至多个逻辑电路块的情况。

作为用于逻辑电路的电源电压供给的控制方法，例如在专利文献1及专利文献2中有所揭示。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2011-186934号公报

[专利文献2]日本专利特开2014-038382号公报

技术实现要素：

[发明所要解决的问题]

电源阻断信号spsco是由cpu所产生，藉由p沟道(channel)mos晶体管q1来阻断电源电压的逻辑电路10覆盖(cover)作为1个应用单元而构成的大型逻辑电路。因而，恢复供给电压vddl电平需要耗费相对较长的时间。

如以上所说明般，所述电源电压阻断电路是以系统级(systemlevel)进行动作。因而存在下述问题：在将激活(active)信号与电源电压设为导通后，直至达到激活状态为止，要耗费巨大的时间。尤其，在对触发器的电源供给受到阻断的类型中，重新开始的时间期间相对变长。作为该些时间期间的结果，存在无法实现无等待时间地进行操作的问题。

本发明的目的在于解决以上的问题，提供一种在用于逻辑电路的电源控制电路中，可较已知例缩短用于恢复电源电压的等待时间，并可减轻消耗电力的电源控制电路以及具备该电源控制电路的逻辑电路装置。

[解决问题的手段]

第一发明的电源控制电路用于逻辑电路，所述逻辑电路对来自第一存储部件的多个输入信号进行规定的逻辑运算，并输出逻辑运算后的多个输出信号，所述第一存储部件暂时存储多个输入信号并予以输出，所述电源控制电路的特征在于，

对所述第一存储部件供给规定的电源电压，所述电源控制电路包括：开关部件，选择性地切换是否将所述电源电压供给至所述逻辑电路；多个检测器电路，分别检测对所述第一存储部件输入的多个输入信号的信号电平的变化，当检测出所述信号电平的变化时，分别输出检测信号；以及控制电路，基于来自所述多个检测器电路的至少一个检测信号来控制所述开关部件对所述逻辑电路供给电源电压，另一方面，在未从所述多个检测器电路输出检测信号时，控制所述开关部件不对所述逻辑电路供给电源电压。

在所述电源控制电路中，所述控制电路基于来自所述多个检测器电路的至少1个检测信号来控制所述开关部件，以与用于所述逻辑电路的频率同步地，在从所述检测信号延迟规定的延迟时间的期间后，对所述逻辑电路供给电源电压。

而且，特征在于在所述电源控制电路中，所述延迟时间是将用于所述逻辑电路的频率的1个周期的时间加上规定时间所得的时间。

进而，特征在于在所述电源控制电路中，所述电源控制电路更包括：比较部件，判断所述电源电压经由所述开关部件而供给至所述逻辑电路的电压是否实质上等于所述电源电压，当实质上相等时，输出电压感测信号，所述控制电路除了来自所述多个检测器电路的至少一个检测信号以外，还基于所述电压传感器信号来控制所述开关部件对所述逻辑电路供给电源电压。

而且进而，在所述电源控制电路中，电源控制电路用于逻辑电路装置，所述逻辑电路装置具备多级(multi-stage)第一发明所述的逻辑电路，且由多级逻辑电路经由第一存储部件而级联(stagebystage)连接地构成，所述电源控制电路的特征在于，对所述第一存储部件供给规定的电源电压，所述电源控制电路包括：多个开关部件，包含第一级至第多级开关部件，选择性地切换是否将所述电源电压分别供给至所述多级逻辑电路；多个检测器电路，分别检测对所述第一存储部件输入的多个输入信号的信号电平的变化，当检测出所述信号电平的变化时，分别输出检测信号；控制电路，产生电源控制信号，基于来自所述多个检测器电路的至少一个检测信号，所述电源控制信号控制所述第一级开关部件对所述逻辑电路供给电源电压，另一方面，在未从所述多个检测器电路输出检测信号时，所述电源控制信号控制所述第一级开关部件不对所述逻辑电路供给电源电压；以及第二存储部件，与用于所述逻辑电路的频率同步地暂时存储所述电源控制信号，且产生下一级的电源控制信号并输出至所述第二级开关部件。

第二发明的逻辑电路装置的特征在于具备所述电源控制电路。

[发明的效果]

根据本发明的电源控制电路等，在用于逻辑电路的电源控制电路中，可较已知例缩短用于恢复电源电压的等待时间，并可减轻消耗电力。

附图说明

图1是表示已知例1的逻辑电路及其电源控制电路的结构的方块图。

图2是表示已知例2的逻辑电路及其电源控制电路的结构的方块图。

图3是表示已知例3的逻辑电路及其电源控制电路的结构的方块图。

图4是表示已知例4的逻辑电路及其电源控制电路的结构的方块图。

图5是表示实施例1的逻辑电路及其电源控制电路的结构例的方块图。

图6是表示实施例1的变形例1的逻辑电路及其电源控制电路的结构例的方块图。

图7a是表示实施例1的变形例2的逻辑电路及其电源控制电路的结构例的方块图。

图7b是表示图7a的电路的动作例的时序图。

图8a是表示图5的检测器电路dc的结构例的电路图。

图8b是表示图8a的检测器电路dc的动作例的时序图。

图9是表示图5的控制电路20的结构例的电路图。

图10是表示实施例2的逻辑电路装置及其电源控制电路的结构例的方块图。

图11a是表示实施例2的电路的第一级电路的结构例的方块图。

图11b是表示图11a的电路的动作例的时序图。

图12a是表示实施例2的电路的第二级以后的电路的结构例的方块图。

图12b是表示图12a的电路的动作例的时序图。

图13是表示在图10的电路中，使各逻辑电路10a、10b、10c的电源供给依次断开时的动作例的时序图。

图14是表示在图10的电路中，使各逻辑电路10a、10b、10c的电源供给依次导通时的动作例的时序图。

图15是表示在图10的电路中，使各逻辑电路10a、10b、10c的电源供给导通或断开时的动作例的时序图。

具体实施方式

以下，对本发明的实施例进行说明。在图式中，对于相同或同样的构成要素标注相同符号并省略其说明。

本发明的实施例是有关于逻辑电路中的低消耗电力。目的在于，即使在逻辑电路中漏电流增加而漏电流大的情况下，亦将待命电流抑制为较低。本实施例的条目(item)中最重要的项目如下。

从变化为电源供给信号的状态直至成为动作状态为止不耗费时间。并且，该条目不实现等待时间的操作。在该观点中，虽亦包含电源阻断晶体管，但该晶体管的尺寸相对较小。电源阻断的延长微小。相对于1个应用单元，存在多个电源阻断晶体管。该条目对于电路不常使用的、例如安全(security)电路等需要急速动作的应用有效。该条目的重点(point)如下。

(1)具备对延迟型触发器的输入信号的变化进行检测的检测器电路dc1～dcm(图5)。

(2)控制电路20基于来自检测器电路dc1～dcm的检测信号来控制电源电压阻断用mos晶体管q1，并经由在逻辑电路10为多级结构时所设的移位寄存器(shiftregister，sr)30来控制下一级的电源电压阻断用mos晶体管q31、q32等(图10)。

(3)不对延迟型触发器ffi1～ffim、ffo1～ffon等进行电源阻断的控制。

实施例1

图5是表示实施例1的逻辑电路及其电源控制电路(是指逻辑电路以外的电路，以下同样，而且，具备逻辑电路及电源控制电路而称作逻辑电路装置)的结构例的方块图。图5的电路与图1的电路相比，存在以下的不同点。

(1)具备检测器电路(dc)dc1～dcm，该检测器电路(dc)dc1～dcm分别检测对输入侧的延迟型触发器ffi1～ffim输入的各输入信号的变化，并输出作为1个脉冲信号的检测信号。

(2)具备控制电路(cc)20，该控制电路(cc)20响应检测信号而产生l电平的电源控制信号scc，并施加至开关部件或作为开关组件的电源控制用p沟道mos晶体管q1的栅极及移位寄存器30。移位寄存器30使所输入的电源控制信号scc延迟例如1个频率(亦可取代之而为规定频率期间)后，输出至下一级电源控制用mos晶体管及移位寄存器。

(3)分别对于作为暂时存储部件的、输入侧的延迟型触发器ffi1～ffim及输出侧的延迟型触发器ffo1～ffon，不经由电源控制用p沟道mos晶体管q1而直接施加电源电压vdd。

图5中，各检测器电路dc1～dcm分别检测出输入信号sin1～sinm的信号电平的变化时，将作为1个脉冲信号的检测信号输出至控制电路20。控制电路20响应该检测信号，与频率clk同步地产生l电平的电源控制信号scc并输出至p沟道mos晶体管q1的栅极，并且输出至移位寄存器30。移位寄存器30基于所输入的电源控制信号scc，与下个频率clk同步地将电源控制信号scc输出至下一级电路。当对p沟道mos晶体管q1的栅极施加有l电平的电源控制信号scc时，mos晶体管q1导通，电源电压vdd经由mos晶体管q1，作为供给电压vddl而供给至进行规定的逻辑运算的逻辑电路10，该逻辑电路10进行动作。

图6是表示实施例1的变形例1的逻辑电路及其电源控制电路的结构例的方块图。图6的电路与图5的电路相比，以下方面不同。

(1)具备比较器40，该比较器40在供给电压vddl实质上等于电源电压vdd时(vddl≒vdd)，即，具体而言，vdd1＝vdd±δvd(处于微小电压范围内)时，将h电平的电压感测信号svs输出至各延迟型触发器ffi1～ffim。

(2)各延迟型触发器ffi1～ffim分别仅在输入有h电平的电压感测信号svs时，输出一输出信号。

即，图6的电路中，当检测出输入信号sin1～sinm的信号电平的变化时，控制电路20将l电平的电压感测信号scc施加至mos晶体管q1的栅极。此时，当mos晶体管q1被设为导通后，比较器40检测出vddl≒vdd而将电压感测信号svs输出至各延迟型触发器ffi1～ffim。响应于此，各延迟型触发器ffi1～ffim分别将输入信号sin1～sinm输出至逻辑电路10。即，在确认对逻辑电路10的电源供给后，逻辑电路10便可开始动作，因此可防止逻辑电路10发生误动作。

图6的使用比较器40的电路亦可适用于其他实施例及其他变形例。

图7a是表示实施例1的变形例2的逻辑电路及其电源控制电路的结构例的方块图。而且，图7b是表示图7a的电路的动作例的时序图。图7a的电路与图5的电路相比，以下方面不同。

(1)在控制电路20的电源控制信号scc的输出端子、与mos晶体管q1的栅极之间，插入有串联连接的信号时间调整用的2个反相器inv11、inv12。

图7a的电路中，检测器电路dc1～dcm分别连接于延迟型触发器ffi1～ffim的各输入端子，当对各触发器ffi1～ffim的输入信号sin1～sinm发生变化时，如图7b所示，检测器电路dc1～dcm产生作为1个脉冲信号的检测信号sbb1～sbbm并输出至控制电路20。当多个检测器电路dc1～dcm中的1个将检测信号输出至控制电路20时，控制电路20产生l电平的电源控制信号scc，并经由反相器inv11、inv12而施加至p沟道mos晶体管q1的栅极。此时，电源电压vdd被供给至逻辑电路10。随后，逻辑电路10进行动作。此处，作为检测信号sbb1～sbbm(总的来说，标注符号sbb)的脉冲信号的脉宽被设定为与1个周期相同。控制电路20在从电源控制信号scc的下降经过1个周期后，若对延迟型触发器ffi1～ffim的输入信号sin1～sinm无变化，则在从电源控制信号scc的下降经过时间期间tca后(tca＝1周期+α)使电源控制信号scc变化为高电平，将mos晶体管q1设为断开，使对逻辑电路10的电源供给自动阻断。

图8a是表示图5的检测器电路dc1～dcm(总的来说，标注符号dc)的结构例的电路图。而且，图8b是表示图8a的检测器电路dc的动作例的时序图。

图8a中，是具备包含2个反相器inv21、inv22及电容器c1的延迟电路50、反相器inv23、由反相器inv24及传输闸tg1、tg2连接成环(loop)形状而成的锁存电路、以及输出反相器inv25而构成。图8a的电路包含使输入信号sin延迟的延迟电路、及对输入信号sin检测逻辑异或(exclusivedisjunction)的信号变化的检测电路。

如图8b所示，当输入信号sin由高电平变化为低电平、或由低电平变化为高电平时，检测电路的输出信号是产生根据延迟电路50的延迟时间来决定脉宽wp的脉冲信号即检测信号sbb。此处，图8a的电路非常高速地动作。

图9是表示图5的控制电路20的结构例的电路图。图9中，控制电路20是具备(1)针对检测信号sbb1～sbbm的或门电路71、及(2)使或门电路的输出信号延迟规定期间的延迟输出电路72而构成。此处，或门电路71是具备mos晶体管q21-1～q21-m、q20、q22而构成。此处，s52例如为芯片使能(chipenable)信号，是在激活时成为高电平，在非激活时成为低电平的动作控制信号。而且，延迟输出电路72是具备mos晶体管q23、反相器inv26、inv27、延迟电路50及反相器inv28、inv29而构成。延迟电路50是具备4个反相器inv31～inv34与3个电容器c11～c13而构成。

以上述方式构成的控制电路20响应多个即m个检测信号sbb1～sbbm中的至少一个脉冲信号而产生1个脉冲信号，且延迟规定的延迟时间而产生时间期间tca的低电平的电源控制信号scc并予以输出。

根据具备以上述方式构成的实施例1或其变形例的电源控制电路的逻辑电路，各检测器电路dc1～dcm在分别检测出输入信号sin1～sinm的信号电平的变化时，将作为1个脉冲信号的检测信号sbb1～sbbm输出至控制电路20。控制电路20则与频率clk同步地，响应输入信号sin1～sinm中的至少一个而产生l电平的电源控制信号scc并输出至p沟道mos晶体管q1的栅极，藉此，mos晶体管q1导通，电源电压vdd经由mos晶体管q1，作为供给电压vddl而供给至逻辑电路10，从而该逻辑电路10进行动作。藉由以上的动作，在用于逻辑电路的电源控制电路中，可较已知例缩短用于恢复电源电压的等待时间，并可减轻消耗电力。

实施例2

图10是表示实施例2的逻辑电路装置(是指多级逻辑电路级联连接而成的电路装置)及其电源控制电路的结构例的方块图。图10的电路的特征在于，使用图5的电路来作为第一级，随后，级联连接地将第二级以后的电路予以链接。但是，检测电路dcc并非所述级联连接，而是连接于延迟型触发器电路ffa。即，包括：

(1)延迟型触发器电路ffa，包含分别接收输入信号sin1～sinm的多个即m个延迟型触发器ffi1～ffim；

(2)检测电路dcc，包含检测器电路dc1～dcm，该检测器电路dc1～dcm连接于延迟型触发器ffi1～ffim，分别检测输入信号sin1～sinm；

(3)逻辑电路10a，具有与逻辑电路10同样的结构(逻辑结构相同)，对来自延迟型触发器电路ffa的多个输入信号进行逻辑处理；

(4)延迟型触发器电路ffb，包含分别接收来自逻辑电路10a的多个输出信号的多个延迟型触发器；

(5)逻辑电路10b，具有与逻辑电路10同样的结构(逻辑结构相同)，对来自延迟型触发器电路ffb的多个输出信号进行逻辑处理；

(6)延迟型触发器电路ffc，包含分别接收来自逻辑电路10b的多个输出信号的多个延迟型触发器；

(7)逻辑电路10c，具有与逻辑电路10同样的结构(逻辑结构相同)，对来自延迟型触发器电路ffc的多个输出信号进行逻辑处理；以及

(8)延迟型触发器电路ffd，包含分别接收来自逻辑电路10c的多个输出信号的多个延迟型触发器。

控制电路20是与实施例1同样地进行动作，产生l电平的电源控制信号scc(a)，并输出至对逻辑电路10a的电源供给进行控制的mos晶体管q1的栅极及移位寄存器30。移位寄存器30是与图6的移位寄存器30同样地，与频率clk同步地延迟例如1个周期等规定的周期期间后，将经延迟的信号作为l电平的电源控制信号scc(b)而输出至对逻辑电路10b的电源供给进行控制的mos晶体管q31的栅极及移位寄存器31。而且，移位寄存器31是与移位寄存器30同样地，与频率clk同步地延迟规定的周期期间后，将经延迟的信号作为l电平的电源控制信号scc(c)而输出至对逻辑电路10c的电源供给进行控制的mos晶体管q32的栅极及移位寄存器32。进而，移位寄存器32亦同样地进行动作。

以上述方式构成的图10的电路中，当输入信号sin1～sinm中无电平变化时，控制电路20产生h电平的电源控制信号scc(a)，藉此，将mos晶体管q1设为断开，不对逻辑电路10a供给电源电压vdd而不进行动作。接下来，在下个周期，来自移位寄存器30的电源控制信号scc(b)成为h电平，mos晶体管q31设为断开而将逻辑电路10b的电源设为断开。随后，逻辑电路10c亦同样地进行动作。

图11a是表示实施例2的电路的第一级电路的结构例的方块图。而且，图11b是表示图11a的电路的动作例的时序图。图11a的电路与图10的电路相比，不同之处仅在于：在控制电路20与mos晶体管q1的栅极之间插入有反相器inv11、inv12。

实施例2的电路中，仅第一级电路具备检测电路dcc及控制电路20，该检测电路dcc包含分别检测输入信号sin1～sinm的检测器电路dc1～dcm。图11b的动作例中，在输入信号sin2的电平发生变化后，与频率clk同步地，输入信号sin2经由延迟型触发器ffi2而转送至逻辑电路10a，并且藉由电源控制信号scc(a)，将mos晶体管q1设为导通，对逻辑电路10a供给电源电压vdd。信号a(a)是至延迟型触发器ffi2的输入信号，信号d(a)是从延迟型触发器ffi2的输出信号。

图12a是表示实施例2的电路的第二级以后的电路的结构例的方块图。而且，图12b是表示图12a的电路的动作例的时序图。图12a的电路与图10的电路相比，不同之处仅在于：在移位寄存器31与mos晶体管q32的栅极之间插入有反相器inv13、inv14。信号sinc1～sincm是至延迟型触发器ffc1～ffcm的输入信号，信号d(c)是从延迟型触发器ffc2的输出信号。

实施例2的电路的第二级以后的电路中，为了接收来自前级的移位寄存器30的电源控制信号scc(b)而设有移位寄存器31，移位寄存器31是与移位寄存器30同样地，例如延迟1个周期而产生l电平的电源控制信号scc(c)，并经由反相器inv13、inv14而施加至对逻辑电路10c的电源供给进行控制的mos晶体管q32的栅极。图12b中，电源控制信号scc(b)d是从电源控制信号scc(b)延迟规定的延迟时间后的延迟电源控制信号，用作选择器(selector)60的切换信号。选择器60基于电源控制信号scc(b)d，在逻辑电路10c非动作时，将未变化的h电平信号作为频率clk-c而输出至多个即m个延迟型触发器ffc1～ffcm，另一方面，在逻辑电路10c进行动作时，选择频率clk来作为频率clk-c而输出至多个即m个延迟型触发器ffc1～ffcm。

已知的是，以上述方式构成的电路的动作如图12b所示，基于电源控制信号scc(b)来产生电源控制信号scc(c)，从而该图12a的电路进行动作。

图13是表示在图10的电路中，使各逻辑电路10a、10b、10c的电源供给依次断开时的动作例的时序图。由图13可知的是，基于电源控制信号scc(a)、scc(b)、scc(c)，对逻辑电路10a、10b、10c的电源供给依次断开。另外，图13～图15中，fl1～fl3表示电源电压的浮动电平(floatinglevel)。电压vddl(a)、vddl(b)及vddl(c)是至逻辑电路10a、10b、10c的供给电压。频率clk-b是逻辑电路10b的频率。

图14是表示在图10的电路中，使各逻辑电路10a、10b、10c的电源供给依次导通时的动作例的时序图。由图13可知的是，基于电源控制信号scc(a)、scc(b)、scc(c)，对逻辑电路10a、10b、10c的电源供给依次导通。

图15是表示在图10的电路中，使各逻辑电路10a、10b、10c的电源供给导通或断开时的动作例的时序图。由图15可知的是，根据基于输入信号sin而产生的电源控制信号scc(a)、scc(b)、scc(c)，对逻辑电路10a、10b、10c的电源供给导通或断开。

具备以上述方式构成的实施例2的电源控制电路的逻辑电路中，亦与实施例1同样地，基于输入信号sin的变化来使对各逻辑电路10a、10b、10c的电源供给导通，另一方面，当输入信号sin无变化时，断开对各逻辑电路10a、10b、10c的电源供给。藉由以上的动作，在用于逻辑电路的电源控制电路中，可较已知例缩短用于恢复电源电压的等待时间，并可减轻消耗电力。

与专利文献1及专利文献2的不同点.

专利文献1中，为了实现有效削减半导体装置的充电(charge)电力的充电回收(chargerecycle)，半导体装置具有多个电路块、分别对电路块供给电源的局部(local)配线、对局部配线供给电源的全局(global)配线、配置于局部配线各自与全局配线之间的第一开关、配置于2个局部配线之间的第二开关。判定部输出表示2个局部配线之间的电位差为基准值以下的判定信号。电源控制部101依照电源控制命令及判定信号，来分别控制第一开关及第二开关的开闭。然而，专利文献1的半导体装置中，电源阻断期间内的电源阻断带来的剩余充电作为对被激活的电路块的回收充电而使用，因此与已知例同样无法减轻消耗电力。

专利文献2中，在细致闸控电源逻辑(finegrainpowergating)中，为了藉由对系统负担(overhead)的小改良，来达成非常理想的能量削减效果，设有空闲(idle)周期计数器(counter)。空闲周期计数器在侦测出输入时，对空闲周期缓存器进行重置(reset)，在未侦测出输入时，加上空闲周期计数器。比较器对保持于空闲周期缓存器中的空闲周期与保持于bec缓存器中的数据bec进行比较，并根据比较结果，将作为电源阻断处理或电源非阻断处理的触发(trigger)的标志(flag)即预测标志写入至预测标志缓存器中。电源阻断器连接于电源与逻辑电路块之间，当空闲期间开始时，根据保持于预测标志缓存器中的预测标志来控制电源供给。然而，由于使用空闲周期计数器来进行电源阻断，因此与已知例同样，无法减轻消耗电力。

[产业上的可利用性]

如以上详述般，根据本发明的电源控制电路等，在用于逻辑电路的电源控制电路中，可较已知例缩短用于恢复电源电压的等待时间，并可减轻消耗电力。

【符号说明】

10、10a、10b、10c：逻辑电路(逻辑电路块)

11：逻辑电路块

12：逻辑电路块

20：控制电路

30～32：移位寄存器

40：比较器

50：延迟电路

60：选择器

71：或门电路

72：延迟输出电路

a(a)、d(a)、d(c)、sinc1～sincm：信号

c1～c13：电容器

clk、clk-b、clk-c：频率

dc1～dcm：检测器电路

dcc：检测电路

ffi1～ffim、ffo1～ffon、ffa1～ffam、ffc1～ffcm：延迟型触发器

ffa、ffb、ffc、ffd：延迟型触发器电路

fl1、fl2、fl3：电源电压的浮动电平

inv1～inv29、inv31～inv34：反相器

nand1：与非门

nor1：或非门

q1～q32、q21-1～q21-m：mos晶体管

s52：芯片使能信号

sbb、sbb1～sbbm：检测信号

scc、scc(a)、scc(b)、scc(c)、scc(b)d：电源控制信号

sin、sin1～sinm：输入信号

spsco：电源阻断信号

tca：时间期间

tg1、tg2：传输闸

vdd：电源电压

vddl：供给电压

vddl(a)、vddl(b)、vddl(c)：电压

wp：脉宽