有源滤波器的时间常数的自动校准电路的制作方法

本发明涉及有源滤波器，特别是一种有源滤波器的时间常数的自动校准电路。

背景技术：

有源滤波器由于有较好的线性度、动态范围及噪声性能，实现方法简单，广泛地运用于通信系统。为满足系统对频率精度±3％内的要求，需要滤波器的时间常数满足精度的要求。在集成电路电路制造过程中，电阻值和电容值随制造工艺参数的变化而出现的偏差可高达±20％，从而导致滤波器的时间常数的漂移，因此必须对有源滤波器的时间常数进行校准。

集成电路相同类型器件的匹配精确较高，如电阻的匹配精度可达1％或者更小，电容的匹配精度可达到0.1％或更小。可以利用这个特点来设计校准电路，在有源滤波器电路、校准电路中使用相同类型的电阻和电容，并且版图布局时选取相同物理尺寸的单位电阻和单位电容。校准电路和数字滤波器电路一般使用开关电阻或开关电容来实现校准时间常数，但由于电容的匹配精度高于电阻，所以本发明基于数字滤波器和开关电容实现时间常数的校准。

滤波器时间常数校准方法很多，但普遍存在校准精度不够、校准速度偏慢的问题。

技术实现要素：

本发明的目的是提供一种有源滤波器的时间常数的自动校准电路，该自动校准电路克服了有源滤波器电路由于工艺参数在制造过程发生偏差时而造成的时间常数的变化，防止有源滤波器的特征频率的漂移对系统产生的影响，具有校准精度高、校准速度快的特点。

本发明的技术方案如下：

一种有源滤波器的时间常数自动校准电路，包括模拟部分的被校准电容阵列电路CBANK、产生斜坡电压的积分器电路、比较器电路和数字部分的逻辑电路，其中被校准电容阵列电路CBANK由N个可选电容的并联而成，产生斜坡电压的积分器电路包括电流源产生电路、电流镜像电路和开关控制电路，比较器为CMP，数字逻辑电路产生开关控制信号S₁/S_1n/S₂、放电控制信号RST、电容阵列充电周期T、电容阵列控制信号。

被校准电容阵列CBANK包括N个电容C₁～C_N以及N个NMOS开关N₁～N_N构成，N为大于1的自然数，电容C₁和N₁串联，电容C₂和N₂串联，依次类推，电容C_N和N_N串联，这些电容和NMOS开关形成的串联支路再并联；所述的电容C₁的设计容值C_u，电容C₂的设计容值2C_u，电容C₃的设计容值4C_u，依次类推，电容C_N的设计容值2^N-1C_u，所述电容C₁～C_N的公共端为被校准电容阵列CBANK的输入端，NMOS开关N₁～N_N的公共端为被校准电容阵列CBANK的输出端，NMOS开关N₁～N_N的栅极由数字逻辑电路输出的N位被校准电容阵列控制信号C[N-1:0]控制；所述被校准电容阵列CBANK与有源滤波器的电阻R构成有源滤波器时间常数。

产生斜坡电压的积分器电路包括电流源产生电路、电流镜像电路和开关控制电路，其中电流源产生电路包括运算放大器Opamp、电阻REF、NMOS管M1，电流镜像电路包括PMOS管P0、P1，开关控制电路包括NMOS互补开关M₂/M₃和放电NMOS开关M₄，所述的运算放大器Opamp的正相输入端接带隙电压V_REF，所述的运算放大器Opamp的反相输入端接电阻REF，电阻REF另一端接地，运算放大器Opamp的输出端接NMOS管M1的栅极，NMOS管M1的源极接运算放大器Opamp的反相输入端，NMOS管M1的漏极接PMOS管P0的漏极，PMOS管P0的栅极分别与自身的漏极以及PMOS管P1的栅极连接，PMOS管P0、P1的源极接电源，PMOS管P1的漏极接互补开关M₂/M₃的公共端，开关M₃另一端接被校准电容阵列C_BANK的输入端，开关M₂另一端接地；被校准电容阵列CBANK输出端接地，放电开关M₄的一端接被校准电容阵列CBANK的输入端，另一端接地。

所述的比较器的正相端接带隙电压V_REF，比较器的负相端接被校准电容阵列的输入端，比较器的输出信号ERR送入数字逻辑电路。

所述的被校准电容阵列CBANK中的可选电容C₁～C_N均由相同版图形状、版图布局位置紧相邻的单位电容C_u并联而成，工艺参数在制造过程发生偏差时对所述的电容C₁～C_N容值影响因子相等，设为β_c，若C_u表示单位电容设计值，C'_u表示受芯片制造工艺参数偏移影响后的实际单位电容值，则C'_u＝β_c·C_u

电阻REF与有源滤波器的电阻R是相同材料类型的电阻，且均由相同版图形状、版图位置对称的单位电阻构成，工艺参数在制造过程发生偏差时对所述的电阻REF设计阻值R_REF和所述的有源滤波器电阻R的设计阻值R_R影响因子相等，设为β_r，若R_REF表示所述电阻RREF设计阻值、R_R表示所述电阻R设计阻值、R'_REF表示所述电阻RREF受芯片制造工艺参数偏移影响后的实际阻值、R'_R表示所述电阻R受芯片制造工艺参数偏移影响后的实际阻值，则R'_REF＝β_r·R_REF、R'_R＝β_r·R_R；且R_REF为m倍R_R,m为大于或等于1的自然数。

本发明的有益效果在于：

本发明克服了有源滤波器电路由于工艺参数在制造过程发生偏差时而造成的时间常数的变化，防止有源滤波器的特征频率的漂移对系统产生的影响，具有校准精度高、校准速度快的特点。

附图说明

图1是本发明有源滤波器时间常数校准电路。

图2本发明有源滤波器电容阵列。

图3本发明的数字逻辑电路框图。

图4本发明的数字滤波器电路框图。

图5本发明的单次校准时序图。

图6本发明的完整校准时序图。

图7本发明的校准过程示例图。

具体实施方式

为让本发明的上述目的、特征和优点能明显易懂，以下结合附图和实施例对本发明作详细说明，但不应以此限制本发明的保护范围。

参考图1，图1是本发明有源滤波器时间常数校准电路。由图可见，本发明有源滤波器时间常数自动校准电路，包括模拟部分的被校准电容阵列电路CBANK、产生斜坡电压的积分器电路、比较器电路和数字逻辑电路。

被校准电容阵列CBANK采用可选电容阵列并联的形式，参见图2，图2本发明有源滤波器电容阵列CBANK部分。电容阵列CBANK包括N个电容C₁～C_N以及N个NMOS开关N₁～N_N构成，N为大于1的自然数，电容C₁和N₁串联，电容C₂和N₂串联，依次类推，电容C_N和N_N串联，这些电容和NMOS开关形成的串联支路再并联；所述的电容C₁的设计容值C_u，电容C₂的设计容值2C_u，电容C₃的设计容值4C_u，依次类推，电容C_N的设计容值2^N-1C_u，所述电容C₁～C_N和C_fix的公共端为被校准电容阵列CBANK的输入端，NMOS开关N₁～N_N的公共端为被校准电容阵列CBANK的输出端，NMOS开关N₁～N_N的栅极与所述的数字逻辑电路输出端C[N-1:0]相连，的N位被校准电容阵列控制信号C[N-1:0]控制；N的取值根据校准精度要求来确定。

产生斜坡电压的积分器电路包括电流源产生电路、电流镜像电路和开关控制电路，其中电流源产生电路包括运算放大器Opamp、电阻REF、NMOS管M1，电流镜像电路包括PMOS管P0、P1，开关控制电路包括NMOS互补开关M₂/M₃和放电NMOS开关M₄，所述的运算放大器Opamp的正相输入端接带隙电压V_REF，所述的运算放大器Opamp的反相输入端接电阻REF，电阻REF另一端接地，运算放大器Opamp的输出端接NMOS管M1的栅极，NMOS管M1的源极接运算放大器Opamp的反相输入端，NMOS管M1的漏极接PMOS管P0的漏极，PMOS管P0的栅极分别与自身的漏极以及PMOS管P1的栅极连接，PMOS管P0-P1的源极接电源，PMOS管P1的漏极接互补开关M₂/M₃的公共端，开关M₃另一端接被校准电容阵列C_BANK的输入端，开关M₂另一端接地；被校准电容阵列C_BANK输出端接地，放电开关M₄的一端接被校准电容阵列C_BANK的输入端，另一端接地。

所述的比较器的正相端接带隙电压V_REF，比较器的负相端接被校准电容阵列的输入端，比较器的输出信号ERR送入数字逻辑电路。

参考图3所示，数字逻辑电路包括数字滤波器102和时序控制电路101。所述的时序控制电路由数字算法编写Verilog HDL程序，并根据相关软件综合得到具体电路，由其产生周期性的开关控制信号S₁、S_1n、S₂、放电控制信号RST和电容阵列充电周期T。

参考图4所示，所述的数字滤波器101包括触发器201、积分器202、增益模块203、IIR滤波器204、增益模块05、增益模块211、增益模块221、微分器212和加法器206，其中触发器201和积分器202依次连接，触发器201在时钟CLK的作用下采样比较器CMP的输出的误差信号Err并将输出送给积分器202，积分器202的输出送至增益模块203和增益模块211以及增益模块221，增益模块203、IIR滤波器204和增益模块205依次连接到加法器206，增益模块211和微分器212依次序连接到加法器206，增益模块221连到加法器206，该加法器206输出N位控制字C[N-1:0]，该N位控制字C[N-1:0]依次输出到被校准电容阵列CBANK的。

所述的电阻REF与有源滤波器的电阻R是相同工艺材料类型的电阻，且均由相同版图形状、版图位置对称的单位电阻构成，工艺参数在制造过程发生偏差时对所述的电阻REF设计阻值R_REF和所述的有源滤波器电阻R的设计阻值R_R影响因子相等，设为β_r，若R_REF表示所述电阻RREF设计阻值、R_R表示所述电阻R设计阻值、R'_REF表示受工艺制造参数偏差影响后的所述电阻REF的阻值、R'_R表示受工艺制造参数偏差影响后所述电阻R受芯片制造工艺参数偏移影响后的实际阻值，则R'_REF＝β_r·R_REF、R'_R＝β_r·R_R，且R_REF为m倍R_R,其中m为大于或等于1的自然数。

所述的图2为被校准电容阵列CBANK，所述电容C₁～C_N由相同版图形状、版图布局位置紧相邻的单位电容C_u并联而成，工艺参数在制造过程发生偏差时对所述的电容C₁～C_N容值影响因子相等，设为β_c，若C_u表示单位电容设计容值，C'_u表示受工艺制造参数偏差影响后所述单位电容的容值，则C'_u＝β_c·C_u

通过控制电容阵列的开关，增加或减少电容阵列的单位电容数量，从而调整CBANK电容值。

被校准的有源滤波器电容阵列CBANK设计容值的表达式为：

上述表达式中的C[i]为所述的数字逻辑电路输出的C[N-1:0]的某一位。

由上可知，有源滤波器电容阵列CBANK最多可由2^N个单位电容并联而成，以N＝8为类，则表示电容阵列CBANK最多包含255个单位电容；

若CBANK的设计容值为C_BANK＝2⁷·C_u+2⁵·C_u+2⁴·C_u+2²·C_u＝180·C_u，因电容阵列的最大电容数量是255，因此CBANK可调整范围：108Cu～252Cu用百分比ζ表示CBANK容值可调整范围：60％≤ζ≤140％，由于数字逻辑电路输出控制字C[N-1:0]最小分辨率是1，因此校准精度η高于

自动校准工作过程如下：

1、将有源滤波器主体电路经第五NMOS管的漏极、源极、电阻R接所述的校准电容阵列CBANK的输入端，所述的第五NMOS管栅极与所述的数字逻辑电路S₂信号输出端相连，

2、校准过程中，参见图5，当数字逻辑电路输出的S₂信号为低电平时，被校准电容阵列CBANK与有源滤波器主体电路分离；

当S₁出现第一次高电平脉冲时，所述镜像电流I对被校准电容阵列CBANK进行第一次恒流充电，在充电时间T结束后，S₁由高电平变为低电平，第一次充电终止，此时所述的被校准电容阵列CBANK的两端电压为：

其中，C'_BANK表示校准前的所述电容阵列CBANK容值；

R'_REF表示受工艺制造参数偏差影响后的所述电阻REF的阻值：

R'_REF＝R_REF·β_r

R'_R表示受工艺制造参数偏差影响后所述的电阻R的阻值：

R'_R＝β_r·R_R

所述的比较器CMP将V_o与V_REF进行比较、并将比较结果E_RR保持，所述的数字逻辑电路对E_RR进行单次采样并运算处理，更新电容阵列选通信号C[N-1:0]的值，并将其反馈到被校准电容阵列的控制开关，修改被校准电容阵列CBANK的电容值，完成第一次校准，

当放电控制信号RST为高电平时，被校准电容阵列CBANK被完全放电，自动进入第二次校准过程，第二次校准过程与第一次完全一样；依次类推，进行第三次、第四次、…、第M次校准，每次校准后V_o与V_REF的误差逐渐缩小。

参照图6时序，整个校准过程由若干连续单次校准组成，假设经过M次校准后，可实现V₀逼近于V_REF，此后，数字滤波器不再调整电容阵列CBANK的电容选通信号，系统达到稳定，且数字滤波器送出的电容阵列选通信号C[N-1:0]为最终的稳定值，C[N-1:0]被送至有源滤波器的电容阵列CBANK的选通开关以获得校准结束后的最终容值C_CBANK，充电结束时，V_o≈V_REF，根据可知：

τ表示有源滤波器时间常数；因此充电时间T、R_REF与R_R的比值m就可以表征有源滤波器时间常数；校准结束后，有源滤波器的时间常数总是为且与工艺制造参数无关。校准结束后数字逻辑电路输出S₂高电平控制信号，将CBANK接入到有源滤波器主体电路，完成了自动校准过程。校准次数M与所述数字滤波器的环路带宽等参数相关，且可由系统仿真工具获得,本发明中M＝64；

单次充电时间T＝k·T_CLK(k为单次充电时间T所占时钟周期数，T_CLK为时钟信号CLK的周期)，根据有源滤波器的时间常数要求，可方便设计出相应的T。

本发明中CLK频率为200KHz，k＝10,校准时间则为：

M·k·T_CLK＝64×10×5us＝3.2ms

上面公式进一步表明：经自动校准后，有源滤波器的时间常数由常数m、k、T_CLK决定，而与工艺制造参数无关。

图7所示,工艺偏差所引起的滤波器时间常数与设计偏差为+22.2％时的系统校准过程.如图7所示,经自动校准后的电容阵列所含单位电容数量为140,此时的校准范围为180-140/180＝22.2％,校准时间3.2ms.

虽然本发明已较佳实施例揭示如上，然其并非用于限制本发明，任何本领域技术人员在不脱离本发明的精神和范围内，做出若干简单推演或替换，都应当视为属于本发明的保护范围。