本发明属于多通道信号处理的技术领域，具体涉及一种基于多通道高速adc相位自校正方法。
背景技术：
在采集领域，人们对信号的实时处理速度要求越来越高，对信号的带宽也越来越宽，常规的处理方案有三种：
第一种方案是用传统adc对信号进行采集与处理，这种方案的优点是成本低，缺点是采样率低、信号带宽窄、频率低(几十兆至500mhz以下)、对于未知方向信号处理时实时性低(需要天线旋转来捕获信号)。
第二种是在第一种基础上发展起来的，即在采样前加入了下变频部份。为了兼顾“频率太高adc带宽不够”和“频率太低滤波器设计难度大”这两点，通常下变频后的中频信号频率范围是几十兆至500mhz以下，然后再对中行频信实施采集量化。此方案的优点是提高了对射频信号的处理能力，缺点是实时性低、体积功耗大。目前这种方案是最常用的方案之一。
第三种是基于第二种衍生出来的实时性高的阵列式方案，采用多通道同步采样，其优点是增强了实时性，缺点是体积大、功耗大、同步精度差。同步精度差主要是因为下变频部份加入了低噪放、混频器和滤波器，因此相位一致性很难保证，同时由于时钟相位不可调，很难校正相位的一致性。
技术实现要素：
本发明的目的在于提供一种基于多通道高速adc相位自校正方法，包括数据采集、选取参考通道并根据参考通道计算各通道的相位差、计算修正值和执行自校正的步骤；本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性。
本发明主要通过以下技术方案实现：一种基于多通道高速adc相位自校正方法，主要包括以下步骤：
步骤e1：数据采集，各通道对模拟信号进行数据采集，然后把对应的信号发送给fpga，所述fpga对各通道进行fft变换，提取各通道的相位值；
步骤e2：选取参考通道并根据参考通道计算各通道的相位差；
步骤e3：计算修正值、执行自校正，计算各通道的修正值并进行修正，保证所有通道相差在3度以内；发送校正命令“calibration”，fpga收到解码后的命令后开始进行自校正，以保证所有板之间的相位差一致。
为了更好的实现本发明，进一步的，所述adc相位自校正方法是基于jesd204b子类1高速串行协议，采用了包括单模块设置了18通道的高速adc采集系统、校正与信号预处理的fpga、以dsp为核心的控制与数据处理系统、为整个系统提供时钟的时钟系统的处理系统进行相位自校正。
为了更好的实现本发明，进一步的，所述adc采集系统的型号为ad9208，所述fpga系统的型号为xc7vx690t-2ffg1927i，所述dsp的型号为tms320c6678acypa，所述时钟系统的型号为hmc7044。
为了更好的实现本发明，进一步的，所述时钟包括deviceclka、sysrefclka、sync；所述deviceclka是采样时钟，所述sysrefclka指示deviceclka的沿，作为多个器件确定性延迟的参考；所述sync用于建立adc和fpga之间数据传输路径。
为了更好的实现本发明，进一步的，各板之间通过专用通信接口进行数据交换；所述adc对模拟信号量化并编码后，通过配置jesd204b链路各项参数，adc与fpga建立传数路径，开始正常采集，并将数发给fpga；所述fpga对数据进行预处理后，将数据通过x8的srio发给dsp处理；可以通过dsp的千兆网口将dsp处理的结果发送给外部设备或数据总站。
为了更好的实现本发明，进一步的，所述步骤e1中采用6ghz带宽balun，以配合adc完成5ghz及以内的射频信号的采集；为了保证通道的相频特性，采用双balun加构改善相频特性；为了保证良好的幅频特性，根据输入频率及信号带宽来选择balun，并查出balun对应输入频率的s11参数，所述s11的计算公式为：
其中z0为变压器次级的特征阻抗，设置抗混叠滤波器的输入阻抗为z0值，设置抗混叠滤波器的输出阻抗为adc的输入阻抗值后，得到的抗混叠滤波器的参数值即是最佳匹配值。
为了更好的实现本发明，进一步的，所述步骤e2中然后任意选择一通道作为参考通道，并计算出最大相位差δφ1并保存此值，然后再选择另一通道作为参考通道，并计算出最大相位差δφ2。
为了更好的实现本发明，进一步的，所述步骤e3中通过调节hmc7043上的数字延迟线进行第一次coarseadj，若相位无法收敛到3度以内，则通过hmc7043上的模拟延迟线并配合adc上的时钟延迟线进行fineadj。
为了更好的实现本发明，进一步的，所述步骤e3中将δφ1与δφ2进行比较，取最小值并保存，直到计算出最小的δφn，此为1级收敛；根据δφn计算出数字和模拟延时线的值，执行修正；若不满足相位要求，则计算出最大相位差，重新调整延时线的修正值，此为第2级收敛。
本发明的信号处理模块采用高速串行adc器件，具有采样率高，能直接采射频信号，输入模拟信号带宽宽、体积小、实时性高、同步精度好等优点。通过外部电路设计，可实现同步精度可调，因此最适合于阵列式应用。本发明的目的在于提供一种阵列式信号采集、处理、传输的系统，本发明能实现多目标的捕获、实现信号的解调等功能。本发明主要包括adc、模拟前端、fpga、dsp、时钟电路。
所述adc采用目前最新的高速串行adc，型号为ad9208，双通道14bit量化位宽，采用jesd204b子类1接口技术，单芯片具有8lane数字接口，单lane速率最高可达16gbps，单芯片全速采样时每lane速率为12gbps，根据不同的采样时钟可以配置不同的lane速率，最高采样率可达3gsps，输入模拟信号全功率带宽为5ghz，该芯片时钟具有196级fineadj相位调节，步进为0.25ps。
所述模拟前端对源进行阻抗匹配后由balun将单端信号转换成差分信号，为了改善balun引起的相位不平衡特性，采用双巴架构。balun选用marki公司的bal-0009，该balun通带频率为500khz～6ghz，幅度平坦度为±0.4db，相位平衡特性为±3db，adc及其模拟前端原理图见图2。
所述fpga选用xilinx公司的xc7vx690t-2ffg1927i，该芯片主要实现时钟配置、自校正、高速采集信号的接收、信号预处理等，根据不同的需求也可对信号进行下变频、fft、解调等处理。
整板的管理和数据处理单元由ti公司的数字信号处于是器(dsp)tms320c6678acypa来实现，dsp通过千兆以太网或srio接口将最终结果传给上位机、外部设备或数据总站。
所述时钟由hmc7044来实现，hmc7044为jesd204b专用ic，rmsjitter为44fs，两级pll保证高精时钟的输出，支持14路jesd204b时钟输出。hmc987为8ghz时钟buffer，最大附加rmsjitter为17fs，channelskew最大为3.1ps，能很好的保证各扇出时钟的质量，支持8路输出。hmc7043为jesd204b专用时钟buffer，其附加jitter小于17fs，其输出路数高达14路；它具有25ps步进的analogdelay，调节范围为135ps～670ps，可用于实现相位的fineadj；另外它还具有digitaldelay，可以支持17阶1/2个输入周期延时，可用其实现coarseadj。
所述单板能支持18通道adc高速采样与同步，如需要更多通道，只需要用多张同类的板子拼成18*n个通道，n为1、2、3、4、5……。在组成多板应用时，要尽量确保外部输入信号射频线及外时钟供给射频线长度一致，才能保证正最优的校正效果。
由于多通道使用时，其外部连线会有误差、射频通道的balun存在相位不平衡特性、抗混叠滤波器存在不同的相位延迟、各adc的采样时钟相位不可能完全对齐、各通道pcb布局布线存在阻抗差异等均会带来相位延迟，因此制约了各通道adc的同步采样时间。
针对多通道的相位延迟，本发明采用相位校正方法消除：当有被采样信号输入到adc后，上电初始化完成即会执行相位自校正程序，自校正会先对外部信号进行采集，然后选择一个参考通道计算各通道的相位差，可根据需要选择是否收敛到最优效果，再计算各通道的修正值并进行修正，通过调节hmc7043上的数字延迟线进行第一次coarseadj，如果相位无法收敛到3度以内，再通过hmc7043上的模拟延迟线并配合adc上的时钟延迟线进行fineadj，以保证所有通道相差在3度以内，其中自校正框图如图5所示。在多板使用时，各板之间通过专用通信接口进行数据交换。在不同的应用中，可通过外部命令进行自校正，即通过外部上位机软件发送一个校正命令“calibration”，fpga收到解码后的命令后开始进行自校正，自校正完成后即可保证所有板之间的相位差一致。
其中jesd204b：jedec发布的数据转换器与fpga之间的高速串行链路标准；fpga：现场可编程逻辑器件(fieldprogrammablegatearray)；adc：模数转换器(analogtodigitalconverter)；fineadj：细调；coarseadj：粗调；xilinx：fpga生产厂商；dsp：数字信号处理(digitalsignalprocessing)；lane：一对高速信号传输连链路；balun：巴伦；marki：巴伦生产厂商；rmsjitter：均方根值抖动；buffer：缓冲器或驱动器；channelskew：通道偏斜；jitter：抖动；analogdelay：模拟延时线；digitaldelay：数字延时线；srio：serialrapidi/o；sysrefclka：jesd204b子类1所规定的确定“确定性延时”的时钟；deviceclka：jesd204b子类1所规定的给adc的采样时钟；sync：jesd204b子类1所规定的同步时钟；s11：回波损耗。
本发明的有益效果：
(1)所述相位自校正方法包括数据采集、选取参考通道并根据参考通道计算各通道的相位差、计算修正值和执行自校正的步骤；本发明直接对射频信号进行采样，去除了射频预处理模块，具有功耗低、体积小的特点；本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性；
(2)所述adc相位自校正方法是基于jesd204b子类1高速串行协议，采用了包括单模块设置了18通道的高速adc采集系统、校正与信号预处理的fpga、以dsp为核心的控制与数据处理系统、为整个系统提供时钟的时钟系统的处理系统进行相位自校正；本发明基于阵列式设计，对信号处理的实时性高；本发明的模数对接部份数据线少、信号完整性好、减少了系统的复杂性；本发明去除射频预处理模块(下变频模块)，具有功耗低、体积小的优点；本发明基于阵列式信号采集、处理、传输的系统实现多目标的捕获、信号的解调的功能，本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性；
(3)所述adc采集系统的型号为ad9208，所述fpga系统的型号为xc7vx690t-2ffg1927i，所述dsp的型号为tms320c6678acypa，所述时钟系统的型号为hmc7044；本发明的信号处理模块采用高速串行adc器件，具有采样率高，能直接采射频信号，输入模拟信号带宽宽、体积小、实时性高、同步精度好的优点；本发明可以采集射频直采信号的频率可达5ghz；采样率高，可达3gsps；基于阵列式设计，对信号处理的实时性高；模数对接部份数据线少、信号完整性好、减少了系统的复杂性，具有较好的实用性；
(4)所述步骤e1中采用6ghz带宽balun，以配合adc完成5ghz及以内的射频信号的采集；为了保证通道的相频特性，采用双balun加构改善相频特性；为了保证良好的幅频特性，根据输入频率及信号带宽来选择balun，并查出balun对应输入频率的s11参数；其中z0为变压器次级的特征阻抗，设置抗混叠滤波器的输入阻抗为z0值，设置抗混叠滤波器的输出阻抗为adc的输入阻抗值后，得到的抗混叠滤波器的参数值即是最佳匹配值；本发明通过双巴架构有效改善balun引起的相位不平衡的特性，具有较好的实用性；
(5)所述步骤e3中将δφ1与δφ2进行比较，取最小值并保存，依此类推，直到计算出最小的δφn，此为1级收敛；根据δφn计算出数字和模拟延时线的值，执行修正，若不满足相位要求，则计算出最大相位差，重新调整延时线的修正值，此为第2级收敛；本发明可以灵活调节系统相位指标，本发明基于阵列式信号采集、处理、传输的系统实现多目标的捕获、信号的解调的功能，本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性。
附图说明
图1为本发明的系统框图；
图2为本发明的模拟调理信道原理图；
图3为本发明时钟原理框图；
图4为本发明jesd204b时钟时序图；
图5为本发明相位自校正框图；
图6为本发明的数据传输框图；
图7为本发明多板同步框图。
具体实施方式
实施例1：
一种基于多通道高速adc相位自校正方法，主要包括以下步骤：
步骤e1：数据采集，各通道对模拟信号进行数据采集，然后把对应的信号发送给fpga，所述fpga对各通道进行fft变换，提取各通道的相位值；
步骤e2：选取参考通道并根据参考通道计算各通道的相位差；
步骤e3：计算修正值、执行自校正，计算各通道的修正值并进行修正，保证所有通道相差在3度以内；发送校正命令“calibration”，fpga收到解码后的命令后开始进行自校正，以保证所有板之间的相位差一致。
基于多通道高速adc相位自校正技术的采集和实时信号处理模块，如图1所示，所述adc相位自校正方法是基于jesd204b子类1高速串行协议，采用了包括单模块设置了18通道的高速adc采集系统、校正与信号预处理的fpga、以dsp为核心的控制与数据处理系统、为整个系统提供时钟的时钟系统的处理系统进行相位自校正。
本发明在使用过程中，以adc为核心的采集系统主要完成信号采集功能。fpga系统完成adc的初始化、自校正、adc数字信号的接收、预处理、输出等功能。dsp系统完成数字信号处理与控制，主要包括数据上传、命令下发等，根据需要也可完成fft、解调等功能。时钟系统为整板提供提逻辑时钟、符合jesd204b要求的采样时钟和同步时钟。
本发明可以实现多目标的捕获、信号的解调；本发明直接对射频信号进行采样，具有功耗低、体积小的特点；本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性。
实施例2：
本实施例是在实施例1的基础上进一步优化，所述adc采集系统的型号为ad9208，所述fpga系统的型号为xc7vx690t-2ffg1927i，所述dsp的型号tms320c6678acypa，所述时钟系统的型号为hmc7044。
本发明的信号处理模块采用高速串行adc器件，具有采样率高，能直接采射频信号，输入模拟信号带宽宽、体积小、实时性高、同步精度好的优点；本发明可以采集射频直采信号的频率可达5ghz；采样率高，可达3gsps；基于阵列式设计，对信号处理的实时性高；模数对接部份数据线少、信号完整性好、减少了系统的复杂性，具有较好的实用性。
本实施例的其他部分与实施例1相同，故不再赘述。
实施例3：
本实施例是在实施例2的基础上进一步优化，所述时钟包括deviceclka、sysrefclka、sync；所述deviceclka是采样时钟，所述sysrefclka指示deviceclka的沿，作为多个器件确定性延迟的参考；所述sync用于建立adc和fpga之间数据传输路径；各板之间通过专用通信接口进行数据交换；如图6所示，所述adc对模拟信号量化并编码后，通过配置jesd204b链路各项参数；adc与fpga建立传数路径，开始正常采集，并将数发给fpga，fpga对数据进行预处理后，将数据通过x8的srio发给dsp做进一步处理，如果需要将dsp处理的结果送出则通过dsp的千兆网口发送给外部设备或数据总站。
所述配置jesd204b链路各项参数的具体步骤参见ad9208数据手册及jesd204b标准，故不再赘述。
如图3、图4所示，jesd204b的adc需要三个时钟，第一个为deviceclka，是采样时钟；第二个是sysrefclka，用于指示deviceclka的沿，作为多个器件确定性延迟的参考，deviceclka和sysrefclka是成对出现在adc上的，有很强的时序要求；第三个时钟sync是用于建立adc和fpga之间数据传输路径。在设计整板时钟时，确保了deviceclka和sysrefclka等长，确保了deviceclkb和sysrefclkb等长，确保了所有sync等长，再配合fpga逻辑的时序控制，可以确保其良好的同性性。
本实施例的其他部分与上述实施例2相同，故不再赘述。
实施例4：
本实施例是在实施例3的基础上进一步优化，所述步骤e1中采用6ghz带宽balun，以配合adc完成5ghz及以内的射频信号的采集；为了保证通道的相频特性，采用双balun加构改善相频特性；为了保证良好的幅频特性，根据输入频率及信号带宽来选择balun，并查出balun对应输入频率的s11参数，所述s11的计算公式为：
其中z0为变压器次级的特征阻抗，设置抗混叠滤波器的输入阻抗为z0值，设置抗混叠滤波器的输出阻抗为adc的输入阻抗值后，得到的抗混叠滤波器的参数值即是最佳匹配值。
为满足射频信号直采的功能，在做信号调理时采用6ghz带宽balun，以配合adc完成5ghz及以内的射频信号的采集；为了保证通道的相频特性，采用双balun加构改善相频特性；为了保证良好的幅频特性，根据输入频率及信号带宽来选择balun，并查出balun对应输入频率的s11参数，然后通过s11的计算公式计算，求出z0即为变压器次级的特征阻抗，通过设置抗混叠滤波器的输入阻抗为z0值，设置抗混叠滤波器的输出阻抗为adc的输入阻抗值后，得到的抗混叠滤波器的参数值即是最佳匹配值，如图2所示，各器件的取值情况是：若输入频率小于5ghz，则r1为25ω，r2为25ω，r3为10ω，c1为0.1uf，c2为0.1uf，c3为0.4pf，c4为0.4pf；若输入频率大于5ghz，则r1为25ω，r2为25ω，r3为10ω，c1为0.1uf，c2为0.1uf，c3取消，c4取消。本发明通过双巴架构有效改善balun引起的相位不平衡的特性，具有较好的实用性。
本实施例的其他部分与上述实施例3相同，故不再赘述。
实施例5：
本实施例是在实施例3的基础上进一步优化，所述步骤e3中通过调节hmc7043上的数字延迟线进行第一次coarseadj，若相位无法收敛到3度以内，则通过hmc7043上的模拟延迟线并配合adc上的时钟延迟线进行fineadj；如图5所示，所述步骤e2中然后任意选择一通道作为参考通道，并计算出最大相位差δφ1并保存此值，然后再选择另一通道作为参考通道，并计算出最大相位差δφ2；所述步骤e3中将δφ1与δφ2进行比较，取最小值并保存，直到计算出最小的δφn，此为1级收敛；根据δφn计算出数字和模拟延时线的值，执行修正；若不满足相位要求，则计算出最大相位差，重新调整延时线的修正值，此为第2级收敛。
如图5所示，自校正可通过系统上电初始化完成后开始执行自校正，也可在系统工作过程中通过远程命执行自校正；自校正前提是需要准备好外部的连接，如外时钟供给，模拟信号供给等，否则不会进行自校正。根据不同系统对相位差的要求不同，可设置2级收敛，如果系统对相位要求不高，可不采用收敛，从而可以保证校正速度最快。如果系统对相位指标要求很高，可采用2级收敛，但校正时间会比较长。如果系统需要兼顾精度和校正时间，可采用1级收敛。
如图7所示，在特定场所需更多通道的时候，就需要用多个模块来拼成阵列单元，比如相控阵列；在进行多板同步时，需要保证外部时钟模块提供的外时钟同源、同相，尽量保证到每个模块的时钟线尽量等长，模拟输入也一样需要保证射频线尽量等长；如果所有模块均需要将数据传输给外部设备，则会增加一块带存储和网络交换的模块。
本发明基于阵列式设计，对信号处理的实时性高；本发明的模数对接部份数据线少、信号完整性好、减少了系统的复杂性；本发明去除射频预处理模块(下变频模块)，具有功耗低、体积小的优点；本发明可根据不同需求配置阵列通道数，使用灵活、方便；本发明可根据不同需求配置采样速率，满足不同应用需求。本发明可以灵活调节系统相位指标，本发明基于阵列式信号采集、处理、传输的系统实现多目标的捕获、信号的解调的功能，本发明有效消除各通道的相位延迟，可实现同步精度可调，具有较好的实用性。
本实施例的其他部分与上述实施例3相同，故不再赘述。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。