本发明涉及ddr(双倍速率同步动态随机存储器)技术领域，尤其涉及ddr接口电路。
背景技术：
随着ddr等接口电路工作速度的越来越高，包括时钟信号(clock)，数据信号(dq)，数据采样信号(dqs)的占空比带来的挑战越来越大，传统电路一般采用控制线，当肉眼发现信号占空比不够时，通过控制线手动进行一定的弥补，甚至干脆不做调整。
技术实现要素：
本发明的目的在于提供自动调整信号占空比的ddr接口电路。
实现上述目的的技术方案是：
一种自动调整信号占空比的ddr接口电路，包括时钟信号单元、数据信号单元和数据采样信号单元，
所述时钟信号单元包括dcc模块，该dcc模块将所述时钟信号单元发送出去的时钟信号clkp、clkn接收回来，检测其正向信号的占空比，产生由占空比控制的电压vdcc，电压vdcc反馈给所述时钟信号单元、数据信号单元和数据采样信号单元各自的前级控制端dcc_s。
优选的，所述dcc模块包括比较器，该比较器的同相输入端输入时钟信号clkp，反相输入端输入时钟信号clkn，输出端输出电压vdcc。
优选的，所述的前级控制端dcc_s包括：第一pmos管、第二pmos管、第一nmos管和第二nmos管，其中，
第一pmos管的源极接电源，漏极连接第二pmos管的源极，栅极接电压vdcc；
第二pmos管和第一nmos管各自的栅极相连作为输入端，各自的漏极相连作为输出端；
第二nmos管的漏极连接第一nmos管的源极，栅极接电压vdcc，源极接地。
本发明的有益效果是：本发明通过自动检测时钟信号的占空比来自动调整时钟信号、数据信号以及数据采样信号的占空比，避免了费时费力的手工调整。并且，随温度电压等环境变化为实时动态调整，保证所有信号占空比始终为最优。
附图说明
图1是本发明的ddr接口电路的电路结构图；
图2是本发明中dcc模块的电路图；
图3是本发明中前级控制端dcc_s的电路图。
具体实施方式
下面将结合附图对本发明作进一步说明。
如图1所示，ddr接口包括时钟信号(clock)单元、数据信号(dq)单元、数据采样信号(dqs)单元等，此类信号又分为差分信号，如：时钟信号、数据采集信号。单端信号，如：数据信号。差分信号的正向信号电路与单端信号的电路保持一致，差分信号的反向信号电路由单端信号电路复制而来，前面加一个反向器组成。电路一致，则因为工艺电压温度等导致的占空比偏差在所有信号上表现一致。
利用这一一致性，本发明的ddr接口电路中，时钟信号单元包括dcc模块，该dcc模块将时钟信号单元发送出去的时钟信号clkp、clkn接收回来，检测其正向信号的占空比，产生由占空比控制的电压vdcc。具体地，参阅图2，dcc模块包括比较器u，该比较器u的同相输入端输入时钟信号clkp，反相输入端输入时钟信号clkn，输出端输出电压vdcc。图1中，dqsp为数据采样信号的正向信号，dqsn为数据采样信号的反向信号。
电压vdcc反馈给时钟信号单元、数据信号单元和数据采样信号单元各自的前级控制端dcc_s。具体参阅图3，前级控制端dcc_s包括：第一pmos管mp1、第二pmos管mp2、第一nmos管mn1和第二nmos管mn2。第一pmos管mp1的源极接电源，漏极连接第二pmos管mp2的源极，栅极接电压vdcc。第二pmos管mp2和第一nmos管mn1各自的栅极相连作为输入端vin，各自的漏极相连作为输出端vout。第二nmos管mn2的漏极连接第一nmos管mn1的源极，栅极接电压vdcc，源极接地。
占空比低时，电压vdcc降低，则前级控制端dcc_s中，第一pmos管mp1和第二pmos管mp2能力增强，第一nmos管mn1和第二nmos管mn2能力减弱，占空比随之变高。反之，电压vdcc升高，占空比随之变低，从而实时把偏离的信号占空比调整回来。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。