一种ADC电路的制作方法

本发明涉及电学技术领域，尤其涉及一种adc电路。

背景技术：

微控制器芯片(mcu，microcontrollerunit)拥有独立的处理器、i/o器件和内存，如果应用到设备中可以减小设备的尺寸，降低设备成本，因此在各个领域应用十分广泛，比如应用于家用电器，医疗仪器，工业控制，远程设备，办公设备，玩具以及嵌入式系统中。

mcu应用在工业控制，医疗仪器，家用电器等领域时，需要对外部环境如温度、电压和电流等物理信息进行实时监控，具体地，通常由mcu中集成的adc(analog-to-digitalconverter，模数转换器)来进行这些物理信息的实时监控，因此adc的必要性以及重要性导致adc的效率，adc的转换速度成为了mcu中需要体现的重要性能参数。

saradc结构(即逐次逼近结构)的adc设计相对其他结构的adc更加简单，面积较小，集成难度较低，成本也低，因此广泛应用在空调等家用电器领域的mcu中，如常见地飞思卡尔，东芝，德意半导体等均为saradc结构，但是saradc的速度大都在1m～5m之间，速度和效率都不会很高。

saradc是由数字电路控制部分以及模拟转换器部分共同实现的，模拟转换器通常决定了saradc的转换速度，数字控制部分影响的是adc的使用效率，在转换精度不变的情况下，现有技术中通常重新设计模拟转换器来提升adc的转换速度，但是由于模拟转换器设计特性的原因，模拟转换器重新设计的研发难度大、周期长，可靠性不高，容易失败，且每次项目需求改变都需要重新制作，可复用性低，导致无法满足实际使用需求。

技术实现要素：

本发明提供了一种adc电路，用以解决现有技术中为提升adc转换速度重新设计模拟转换器无法满足实际使用需求的问题。

本发明提供了一种adc电路，所述adc电路包括时延控制模块和至少两个模拟转换器；

所述时延控制模块与所述至少两个模拟转换器连接，用于如果接收到转换开始触发信号，按照确定的每个模拟转换器对应的触发间隔，依次触发对应的每个模拟转换器，其中在在前被触发的第一模拟转换器的采样周期内至少一个第二模拟转换器被触发；

所述至少两个模拟转换器，用于当接收到所述时延控制模块的触发信号时，进行数据的采样转换处理。

进一步地，如果所述至少两个模拟转换器中每个模拟转换器相同，所述时延控制模块，还用于根据确定的所述每个模拟转换器的采样周期，及模拟转换器的数量，确定所述每个模拟转换器的触发间隔。

进一步地，所述adc电路还包括flash控制器；

所述flash控制器与所述时延控制模块连接，用于在中央处理器cpu的flash存储模块中读取模拟转换器的数量，发送给所述时延控制模块。

进一步地，所述模拟转换器的数量根据cpu的需求转换率及模拟转换器的转换率确定。

进一步地，所述adc电路还包括分别与所述flash控制器及所述时延控制模块连接的数据异步处理模块；

所述数据异步处理模块，用于将所述flash控制器读取到的模拟转换器的数量的信息进行异步时钟域处理，转换为adc时钟域的模拟转换器的数量的信息，将所述adc时钟域的模拟转换器的数量的信息发送给所述时延控制模块。

进一步地，所述adc电路还包括与所述时延控制模块连接的触发信号异步处理模块；

所述触发信号异步处理模块，用于将接收到的转换开始触发信号进行跨时钟异步处理，将异步处理后的转换开始触发信号发送给所述时延控制模块。

进一步地，所述adc电路还包括与所述至少两个模拟转换器连接的静态随机存取存储器sram；

所述至少两个模拟转换器，还用于当确定数据的采样转换处理结束时，将采样转换处理结果发送给所述sram进行保存。

进一步地，所述adc电路还包括分别与所述至少两个转换器及所述sram连接的转换结果处理模块；

所述至少两个模拟转换器，具体用于将采样转换处理结果发送给所述转换结果处理模块；

所述转换结果处理模块，用于将所述至少两个模拟转换器的采样转换处理结果发送给所述sram进行保存。

进一步地，所述转换结果处理模块与所述sram通过总线bus连接。

进一步地，所述sram为异步sram。

本发明提供了一种adc电路，所述adc电路包括时延控制模块和至少两个模拟转换器；所述时延控制模块与所述至少两个模拟转换器连接，用于如果接收到转换开始触发信号，按照确定的每个模拟转换器对应的触发间隔，依次触发对应的每个模拟转换器，其中在在前被触发的第一模拟转换器的采样周期内至少一个第二模拟转换器被触发；所述至少两个模拟转换器，用于当接收到所述时延控制模块的触发信号时，进行数据的采样转换处理。本发明中adc电路包括时延控制模块和至少两个模拟转换器，时延控制模块按照每个模拟转换器对应的时钟周期间隔对每个模拟转换器进行流水线方式的依次触发，并且在前被触发的第一模拟转换器的采样周期内存在至少一个第二模拟转换器被触发，实现多个模拟转换器并行进行采样转换处理数据，实现adc转换速度的提升，无需改进现有的模拟转换器即可更好地满足实际使用需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例1提供的一种adc电路的结构示意图；

图2为本发明实施例3提供的一种adc电路的结构示意图；

图3为本发明实施例4提供的一种adc电路的结构示意图；

图4为本发明实施例5提供的一种adc电路的结构示意图；

图5为本发明实施例6提供的一种adc电路的结构示意图；

图6为本发明实施例7提供的一种adc电路的结构示意图；

图7为本发明实施例8提供的一种adc电路的结构示意图。

具体实施方式

为了更好地满足实际使用需求，本发明实施例提供了一种adc电路。

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1：

图1为本发明实施例中提供的一种adc电路的结构示意图，所述adc电路包括时延控制模块11和至少两个模拟转换器12；

所述时延控制模块11与所述至少两个模拟转换器12连接，用于如果接收到转换开始触发信号，按照确定的每个模拟转换器对应的触发间隔，依次触发对应的每个模拟转换器，其中在在前被触发的第一模拟转换器的采样周期内至少一个第二模拟转换器被触发；

所述至少两个模拟转换器12，用于当接收到所述时延控制模块的触发信号时，进行数据的采样转换处理。

为了实现adc转换速度的提升，本发明实施例提供了一种adc电路，该adc电路包括时延控制模块和至少两个模拟转换器，时延控制模块与该至少两个模拟转换器连接，时延控制模块通过控制该至少两个模拟转换器并行进行采样转换处理数据，可以提升adc的转换速度。如图1所示，模拟转换器的数量为3个，分别为12-1、12-2和12-3。

时延控制模块可以接收到转换开始触发信号，具体地，可以是时延控制模块直接接收到外部触发开始转换信号，可以是adc电路中的触发控制模块/或触发信号异步处理模块接收到外部触发开始转换信号，然后发送给时延控制模块的等。外部的触发开始转换信号可以为与adc电路连接的cpu(centralprocessingunit，中央处理器)触发，或者可以为其他硬件模块触发均可。

时延控制模块可以确定每个模拟转换器对应的触发间隔，例如时延控制模块中可以预先保存有每个模拟转换器对应的触发间隔，可以是根据预先保存的触发间隔算法确定每个模拟转换器对应的触发间隔等。

时延控制模块可以根据确定的每个模拟转换器对应的触发间隔，依次触发对应的每个模拟转换器，如时延控制模块可以根据预先保存的触发每个模拟转换器的顺序，依次触发每个模拟转换器。

时延控制模块依次触发对应的每个模拟转换器时，需要保证在在前被触发的第一模拟转换器的采样周期内的至少一个第二模拟转换器被触发，从而保证多个模拟转换器并行进行数据的采样转换处理。

当adc确认自身转换完成后，adc可以向cpu发出nvic终端信号，告知cpu转换已完成，具体地，可以是由该adc电路中的模拟转换器发送，也可以是由该adc电路中的其他模块发送。

本发明实施例中无需对模拟转换器进行重新设计，当然如果实际使用过程中均在重新设计的需求，重新设计后的模拟转换器同样可以应用在本发明实施例提供的adc电路中。

如果本发明实施例中的adc电路中的模拟转换器未进行重新设计，可以理解为本发明实施例中仅对adc电路中的数字电路控制部分进行了改进，增加了类似流水线的时序控制，分时控制多个模数转换器，叠加工作实现转换率的提升，该分时控制的过程由adc电路中的时延控制模块完成，adc电路中其他模块的软件编程配置和传统adc一样，并不提高软件编程复杂度。

仅对数字电路控制部分进行了更改，即可实现高效高转换率的adc电路，相比于重新设计模拟转换器，本发明实施例提供的方案可靠性更高，并且可复用性更强，研发难度更小，节省了研发周期，并且针对不同制造工艺都可以使用，不需要重新设计、仿真和迭代验证，能够更好地满足实际使用需求。

本发明实施例中adc电路包括时延控制模块和至少两个模拟转换器，时延控制模块按照每个模拟转换器对应的时钟周期间隔对每个模拟转换器进行流水线方式的依次触发，并且在前被触发的第一模拟转换器的采样周期内存在至少一个第二模拟转换器被触发，实现多个模拟转换器并行进行采样转换处理数据，实现adc转换速度的提升，无需改进现有的模拟转换器即可更好地满足实际使用需求。

实施例2：

在上述实施例的基础上，本发明实施例中，如果所述至少两个模拟转换器中每个模拟转换器相同，所述时延控制模块，还用于根据确定的所述每个模拟转换器的采样周期，及模拟转换器的数量，确定所述每个模拟转换器的触发间隔。

所述模拟转换器的数量根据cpu的需求转换率及模拟转换器的转换率确定。

为了便于实施，本发明实施例的至少两个模拟转换器中每个模拟转换器相同，模拟转换器相同可以是指采用型号完全一致的模拟转换器，可以是在采样转换处理数据时所需的参数一致的模拟转换器等。

如果每个模拟转换器相同，时延控制模块可以根据触发间隔算法，即根据确定的所述每个模拟转换器的采样周期，及模拟转换器的数量确定每个模拟转换器的触发间隔，具体地，可以是将模拟转换器的采样周期，按照模拟转换器的数量进行任意划分，得到每个模拟转换器的触发间隔，为了使得输出的转换结果的时间更加具有规律性，方便后续采集使用，可以是将每个模拟转换器的采样周期与模拟转换器的数量的比值确定为每个模拟转换器的触发间隔。

每个模拟转换器的采样周期可以相同，具体地，每个模拟转换器的采样周期可以为获取到的adc运行频率与模拟转换器的转换率的比值。

模拟转换器的数量在集成到adc电路中后一般是固定，因此可以根据实际的cpu的需求转换率及模拟转换器的转换率确定，具体地可以是将cpu的需求转换率与模拟转换器的转换率的比值确定为模拟转换器的数量。

下面以一个具体的实施例对本发明实施例进行说明，假设cpu的需求转换率为6mhz，即采样率为6mhz，每个模拟转换器的转换率为2mhz，则adc电路中所需的相同的模拟转换器的数量为6/2＝3个，adc运行频率为48mhz，每个模拟转换器的采样周期为48/2＝24个时钟周期，即一个模拟转换器需要24个时钟周期完成一次采样转换和结果输出，每个模拟转换器的触发间隔为24/3＝8个时钟周期，当外部触发信号有效之后，时延控制器会第一时间触发模拟转换器1，间隔8个时钟周期后，触发模拟转换器2，再间隔8个时钟周期后，触发模拟转换3，以此类推，类似流水线触发方式启动模拟转换器，第一次在24个时钟周期之后输出转换结果，之后每隔8个时钟周期会输出一笔转换数据。相比于仅有一个模拟转换器的每隔24个时钟周期才能输出一笔转换数据，adc的转换速度大大提升。

具体地，当adc电路中采用了m个模拟转换器，且每个模拟转换器的转换率为n(mhz)时，可应用于的转换率范围为0到m*n(mhz)。

实施例3：

在上述各实施例的基础上，本发明实施例中，如图2所示，所述adc电路还包括flash控制器23；

所述flash控制器23与所述时延控制模块11连接，用于在cpu的flash存储模块中读取模拟转换器的数量，发送给所述时延控制模块。

flash存储模块作为非易失存储器，mcu或cpu中通常用来保存配置信息以及软件代码，使得adc电路的可编程配置可以掉电保存，无需cpu每次使用时重新配置，cpu依然可以根据使用需求重新更改flash存储模块中保存的信息，因此在adc电路中增加了对非易失存储单元flash的访问控制器即flash控制器，adc可以直接访问flash并进行多时钟异步处理，adc的可编程配置改为存储异步配置，采用多时钟设计，高速用来与cpu进行配置交互，其他可编程配置速度用于模拟转换器控制，能够进一步提高adc电路的转换速度。

上述时延控制模块所需的模拟转换器的数量可以存储在flash存储模块中，该flash控制器可以在cpu的flash存储模块中读取该模拟转换器的数量，然后发送给时延控制模块。

除了模拟转换器的数量，flash存储模块中还保存有其他配置信息，如采样通道、采样时间、转换率需求即cpu的需求转换率、模拟转换器的时钟频率即模拟转换器的转换率等信息。

cpu可以将这些信息配置到flash存储模块，当cpu配置完成后，adc通过内部的flash控制器访问flash存储模块，使adc本身作为一个存储master，进行flash存储模块的访问，在flash存储模块中读取配置信息。

由于本发明实施例将所需的信息存储在flash存储模块中，避免了掉电丢失，并进一步提升了adc电路的转换速度。

实施例4：

在上述各实施例的基础上，本发明实施例中，如图3所示，所述adc电路还包括分别与所述flash控制器23及所述时延控制模块11连接的数据异步处理模块34；

所述数据异步处理模块34，用于将所述flash控制器读取到的模拟转换器的数量的信息进行异步时钟域处理，转换为adc时钟域的模拟转换器的数量的信息，将所述adc时钟域的模拟转换器的数量的信息发送给所述时延控制模块。

由于cpu主频时钟域与adc运行的时钟域不一致，因此为了保证adc电路进行数据转换的准确性和精度，flash控制器可以将读取到的模拟转换器的数量的信息进行异步时钟域处理，转换为adc时钟域的模拟转换器的数量的信息。

具体地，flash控制器如果获取到包括模拟转换器的数量在内的配置信息，可以将该配置信息进行异步时钟域处理，配置信息经过异步时钟域处理后，转换到adc的时钟域，并将其分为通用配置信息部分和对应的模拟转换器配置信息部分。

将读取到的信息进行异步时钟域处理，转换为adc时钟域的信息的过程可以采用现有技术实现，在本发明实施例中不做赘述。

数据异步处理模块将adc时钟域的模拟转换器的数量的信息发送给时延控制模块，时延控制模块根据adc时钟域的模拟转换器的数量的信息确定模拟转换器的触发间隔。

实施例5：

在上述各实施例的基础上，本发明实施例中，如图4所示，所述adc电路还包括与所述时延控制模块11连接的触发信号异步处理模块45；

所述触发信号异步处理模块45，用于将接收到的转换开始触发信号进行跨时钟异步处理，将异步处理后的转换开始触发信号发送给所述时延控制模块。

由于cpu主频时钟域与adc运行的时钟域不一致，因此为了保证adc电路进行数据转换的准确性和精度，本发明实施例中提供了触发信号异步处理模块，该触发信号异步处理模块可以接收到外部的转换开始触发信号进行跨时钟异步处理。

将接收到的信号进行跨时钟异步处理的过程可以采用现有技术实现，在本发明实施例中不做赘述。

触发信号异步处理模块将异步处理的转换开始触发信号发送给时延控制模块，时延控制模块接收到异步处理后的转换开始触发信号后，触发模拟转换器进行采样转换处理。

实施例6：

在上述各实施例的基础上，本发明实施例中，如图5所示，所述adc电路还包括与所述至少两个模拟转换器12连接的sram56(staticrandom-accessmemory，静态随机存取存储器)；

所述至少两个模拟转换器12，还用于当确定数据的采样转换处理结束时，将采样转换处理结果发送给所述sram进行保存。

所述sram为异步sram。

本发明实施例中应用sram存储采样转换处理结果，改变了adc的结果存储模式，提高adc的结果存储效率，降低cpu或dma(directmemoryaccess，直接内存存取)的负担，改变了adc的配置模式，提高cpu的运行频率，cpu与adc进行交互时，不需要和adc运行在同一频率下，cpu可以一直保持高速主频的速度运行。

该至少两个模拟转换器当确定数据的采样转换处理结束时，将采样转换处理结果发送给sram进行保存，即每当一个模拟转换器采样转换处理结束并输出一个采样转换处理结果后，将该采样转换处理结果写入sram进行保存。

将采样转换处理结果写入sram时，可以是根据预先保存的cpu配置的地址信息，写入对应地址的sram中。

实施例7：

在上述各实施例的基础上，本发明实施例中，如图6所示，所述adc电路还包括分别与所述至少两个转换器12及所述sram56连接的转换结果处理模块67；

所述至少两个模拟转换器12，具体用于将采样转换处理结果发送给所述转换结果处理模块；

所述转换结果处理模块67，用于将所述至少两个模拟转换器的采样转换处理结果发送给所述sram进行保存。

所述转换结果处理模块与所述sram通过总线bus连接。

为了进一步提升转换速度，adc电路中增加了直接对sram存储单元的访问bus，不需经过busmatix即可将结果直接写入sram存储单元中，adc的结果直接保存在sram中，存入sram时的地址由cpu指定，能够保证灵活性以及内存空间可复用性，并且无需cpu或dma搬运，简化了软件编程开发的复杂度。

至少两个模拟转换器将采样转换处理结果发送给转换结果处理模块，转换结果处理模块将该采样转换处理结果发送给sram进行保存，即每当一个模拟转换器采样转换处理结束并输出一个采样转换处理结果后，采样转换处理结果，经过转换结果处理模块，该模块会采用sram接口bus，让adc作为存储master来直接访问sram，按照cpu配置的地址信息，将该采样转换处理结果写入sram进行保存。

实施例8：

下面以一个具体的实施例对上述各实施例进行说明，如图7所示，cpu将配置信息写入其flash存储模块中，adc模块即adc电路通过flash访问控制器即flash控制器在flash存储模块中读取配置信息，数据异步处理模块将cpu主频时钟域下的配置信息转换为adc时钟域下的配置信息，并分为通用配置信息部分和对应的模拟转换器配置信息部分，通用配置信息部分存储到通用配置存储部分即通用配置存储模块中，对应的模拟转换器配置信息部分存储到对应的配置存储部分即配置存储模块中，具体分别存储到模拟转换器1对应的配置存储部分1、模拟转换器2对应的配置存储部分2和模拟转换器3对应的配置存储部分3中。

此外，flash访问控制器还可以将分频选择配置及时钟使能等信息发送给时钟分频模块，时钟分频模块＝可编程配置的时钟源选择，分频系数，使能等，用于产生adc运行时钟。

触发控制部分即触发控制模块接收到外部的触发信号即转换开始触发信号后，发送给触发信号异步处理模块，触发信号异步处理模块将cpu主频时钟域的转换开始触发信号进行跨时钟异步处理，得到同步后的adc时钟域下的转换开始触发信号发送给时延控制模块，时延控制模块在通用配置存储部分中读取转换率配置包括adc运行频率、模拟转换器的转换率及模拟转换器的数量，确定模拟转换器的触发间隔，按照该触发间隔，依次触发模拟转换器1、模拟转换器2和模拟转换器3，模拟转换器1、模拟转换器2和模拟转换器3接收到触发信号后，开始采样转换信号，将采样转换处理后的结束标志信号及结果数据1即采样转换处理数据1、结束标志信号及结果数据2即采样转换处理数据2、结束标志信号及结果数据3即采样转换处理数据3发送给转换结果处理部分即转换结果处理模块，转换结果处理模块将采样转换处理数据发送给sram进行保存。

需要注意的是，本发明实施例中每个功能模块的电路结构均可以采用现有电路连接结构实现同样的功能，因此在本发明实施例中并未进行赘述。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者一个操作与另一个实体或者另一个操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。