一种带电压隔离的低功耗PMOS管衬底切换电路的制作方法

本发明涉及集成电路设计领域，尤其涉及一种带电压隔离的低功耗pmos管衬底切换电路。

背景技术：

集成电路芯片设计中，一般将pmos晶体管的衬底接最高电位，nmos晶体管的衬底接最低电位，以保证源漏极与衬底间的寄生pn节处于反向偏置，防止漏电或闩锁效应(latch-up)，对于多电源系统而言，通用做法为设计专门的衬底切换电路，以选取多电源系统中的最高电位，从而保证电路模块的正常供电。

传统的衬底切换电路，如图1所示，由两个二极管构成，两个输入端(vcc，vspad)分别连接到两个二极管的正端，两个二极管的负端连在一起构成输出端vmax。该电路非常简单，但缺陷也较为明显，当两个电压较为接近时，即压差低于pn节的vth阈值时，vmax切换电路无法完成电压切换功能，甚至会引起lath-up效应。

中国专利号cn105049029b的发明专利公开了一种pmos管衬底切换电路，所述pmos管衬底切换电路至少包括：第一pmos管、第二pmos管、第三pmos管、弱下拉器件、第一电压输入端、第二电压输入端以及衬底电压输出端；所述第一pmos管的漏端与第二pmos管的漏端连接至衬底电压输出端；所述第一pmos管的栅端与第三pmos管的漏端相连，并通过所述弱下拉器件与地连接；所述第一pmos管的源端、第二pmos管的栅端和第三pmos管的栅端均与所述第一电压输入端相连；所述第二pmos管的源端和第三pmos管的源端均与所述第二电压输入端相连。该发明专利解决电压差分辨率低的问题，并且实现了根据多电源输入电压的高低进行自动切换，同时具有电路简洁实用，硅片面积小的特点。但当电源电压超出了器件的正常耐压范围时，该电路存在耐压击穿风险，所述衬底切换功能将全部失效。

现今市面上主流32位通用mcu控制芯片均支持5v-toleranceio功能(即3.3v正常工作电压的器件，最高可以承受5v电压而不发生损坏)。因此，提供一种使用低耐压器件实现高耐压值的自动衬底切换电路，成为亟待解决的问题。

技术实现要素：

本发明的目的在于克服现有技术中，当电源电压超出了器件的正常耐压范围时，可能出现的器件耐压击穿导致衬底切换功能失效的技术问题，并基于此，提出一种带电压隔离的低功耗pmos管衬底切换电路。

一种带电压隔离的低功耗pmos管衬底切换电路，包括衬底切换控制单元、衬底切换单元、第一电压输入端、第二电压输入端、衬底电压输出端，所述衬底切换控制单元包括多个pmos管、弱下拉器件，用于产生电压控制信号，控制衬底切换单元，将衬底电压输出端始终连接到第一电压输入端、第二电压输入端的最高电位，所述衬底切换单元包括多个pmos管，用于将pmos管的衬底始终连接到第一电压输入端、第二电压输入端的最高电位，所述pmos管为低耐压器件。

进一步的，所述衬底切换控制单元包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、弱下拉器件，所述第一pmos管的源端通过弱下拉器件连接至第二电压输入端，所述第一pmos管的漏端通过弱下拉器件与地连接，所述第一pmos管的栅端连接至第一电压输入端；所述第二pmos的源端与第四pmos管的漏端连接，所述第二pmos的漏端通过弱下拉器件与地连接，所述第二pmos管的栅端通过弱下拉器件与地连接，所述第二pmos管的栅端还与第三pmos管的栅端连接；所述第三pmos的源端通过弱下拉器件连接至衬底电压输出端，所述第三pmos的源端还与第四pmos管的栅端连接，所述第三pmos管的漏端通过弱下拉器件与地连接，所述第三pmos管的栅端分别与第一pmos管的漏端和第二pmos管的栅端连接，所述第三pmos管的栅端还通过弱下拉器件与地连接；所述第四pmos管的源端通过弱下拉器件连接至衬底电压输出端，所述第四pmos的漏端与第二pmos的源端连接，所述第四pmos管的栅端连接至衬底电压输出端，所述第四pmos管的栅端还与第三pmos管的源端连接。

进一步的，所述的弱下拉器件为电流源器件和/或电阻。

进一步的，所述的弱下拉器件包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、电流源器件，所述的电流源器件包括第一nmos管、第二nmos管、第三nmos管，所述第一电阻的一端与第一pmos管的源端连接，所述第一电阻的另一端连接至第二电压输入端，所述第二电阻的一端分别与第一pmos管的漏端、第二nmos管的栅端连接，所述第二电阻的一端与地连接，所述第三电阻的一端分别与第一nmos管的漏端、第二nmos管的栅端连接，所述第三电阻的另一端连接至第一电压输入端，所述第一nmos管的源端接地，所述第四电阻的一端与第四pmos管的源端连接，所述第四电阻的另一端连接至衬底电压输出端，所述第五电阻的一端分别与第三pmos管的源端、第四pmos管的栅端连接，所述第五电阻的另一端连接至衬底电压输出端，所述第一nmos管的漏端通过第三电阻连接至第一电压输入端，所述第一nmos管的漏端还与第二nmos管的栅端连接，所述第一nmos管的栅端与第一pmos管的漏端连接；所述第二nmos的源端接地，所述第二nmos的漏端与第二pmos管的漏端连接，所述第二nmos管的栅端与第一nmos管的漏端连接；所述第三nmos的源端接地，所述第三nmos管的漏端与第三pmos管的漏端连接，所述第三nmos管的栅端分别与第三pmos管的栅端和第二pmos管的栅端连接。

进一步的，所述的衬底切换单元包括第五pmos管、第六pmos管，所述第五pmos管的源端连接至衬底电压输出端，所述第五pmos管的漏端连接至第一电压输入端，所述第五pmos管的栅端分别与第二pmos的源端、第四pmos管的漏端连接；所述第六pmos的源端连接至衬底电压输出端，所述第六pmos管的漏端连接至第二电压输入端，所述第六pmos管的栅端分别与第三pmos管的源端、第四pmos管的栅端连接。

进一步的，所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管的衬底连接在一起。

进一步的，所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管的阈值电压为vth，第一电压输入端为vcc，第二电压输入端为vspad、衬底电压输出端vmax，当vspad≤vcc时，vmax为vcc；当vspad≥vcc+vth时，vmax切换为vspad。

一种集成芯片，包括上述的带电压隔离的低功耗pmos管衬底切换电路。

由上述对本发明的描述可知，与现有技术相比，本发明提供的一种带电压隔离的低功耗pmos管衬底切换电路，采取了器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。

附图说明

图1为本发明背景技术中传统的衬底切换电路；

图2为本发明带电压隔离的低功耗pmos管衬底切换电路；

图3为本发明逻辑功能验证及功耗验证图；

图4为本发明电路逻辑功能验证的内部节点图；

图5为本发明第一电阻r1、第三电阻r3、第四电阻r4、第五电阻r5连接方式的mos替换电路图。

具体实施方式

以下将结合本发明实施例中的附图对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。

如图2所示，一种带电压隔离的低功耗pmos管衬底切换电路，包括衬底电压切换控制单元10、衬底电压切换单元11、第一电压输入端vcc、第二电压输入端vspad、衬底电压输出端vmax，所述衬底电压切换控制单元10包括多个pmos管、弱下拉器件，产生电压控制信号，具体的，产生合理的判断逻辑电平，控制衬底电压切换单元11，将衬底电压输出端vmax始终连接到第一电压输入端vcc、第二电压输入端vspad的最高电位，所述衬底电压切换单元11包括多个pmos管，用于将pmos管的衬底始终连接到第一电压输入端vcc、第二电压输入端vspad的最高电位，所述pmos管为低耐压器件。

根据工艺厂制程控制监测(pcm)规格文档提供的器件电气参数信息，得到可供选择的mos器件及耐压特性如下：

对于3.3v电源输入支持5v-tolerance应用场景，由表格数据可知，可使用的器件类型为：nod33ll_ckt、pod33ll_ckt、nld50ll_ckt、pld50ll_ckt。其中nod33ll_ckt/pod33ll_ckt为普通3.3v耐压器件，其各端口的安全工作电压范围为0～3.3v，nod50ll_ckt/pod50ll_ckt为5.0v耐压器件，其栅极的安全工作电压范围为0～3.3v，漏极、源极的安全工作电压范围为5.0v。由于栅极不能承受5.0v电压，该器件为不完全功能高耐压器件。因此，当5.0v电源输入时，需要设计合理的隔离电路，保证器件的各端口电压均在安全电压范围以内，其中pmos管pm1～pm6，选择器件类型pld50ll_ckt；nmos管nm1～nm3，选择nld33ll_ckt；电阻器r1～r5，选择通用poly电阻；

如图2所示，所述衬底切换控制单元10包括第一pmos管pm1、第一pmos管pm2、第三pmos管pm3、第四pmos管pm4、弱下拉器件，所述第一pmos管pm1的源端通过弱下拉器件连接至第二电压输入端vspad，所述第一pmos管pm1的漏端通过弱下拉器件与地vgnd连接，所述第一pmos管pm1的栅端连接至第一电压输入端vcc；所述第二pmos管pm2的源端与第四pmos管pm4的漏端连接，所述第二pmos管pm2的漏端通过弱下拉器件与地vgnd连接，所述第二pmos管pm2的栅端通过弱下拉器件与地vgnd连接，所述第二pmos管pm2的栅端还与第三pmos管pm3的栅端连接；所述第三pmos管pm3的源端通过弱下拉器件连接至衬底电压输出端vmax，所述第三pmos管pm3的源端还与第四pmos管pm4的栅端连接，所述第三pmos管pm3的漏端通过弱下拉器件与地vgnd连接，所述第三pmos管pm3的栅端分别与第一pmos管pm1的漏端和第一pmos管pm2的栅端连接，所述第三pmos管pm3的栅端还通过弱下拉器件与地vgnd连接；所述第四pmos管pm4的源端通过弱下拉器件连接至衬底电压输出端vmax，所述第四pmos的漏端与第二pmos的源端连接，所述第四pmos管pm4的栅端连接至衬底电压输出端vmax，所述第四pmos管pm4的栅端还与第三pmos管pm3的源端连接，所述的弱下拉器件为电流源器件和/或电阻，所述的弱下拉器件包括第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第五电阻r5、电流源器件，所述的电流源器件包括第一nmos管nm1、第二nmos管nm2、第三nmos管nm3，所述第一电阻r1的一端与第一pmos管pm1的源端连接，所述第一电阻r1的另一端连接至第二电压输入端vspad，所述第二电阻r2的一端分别与第一pmos管pm1的漏端、第二nmos管nm2的栅端连接，所述第二电阻r2的一端与地vgnd连接，所述第三电阻r3的一端分别与第一nmos管nm1的漏端、第二nmos管nm2的栅端连接，所述第三电阻r3的另一端连接至第一电压输入端vcc，所述第一nmos管nm1的源端接地vgnd，所述第四电阻r4的一端与第四pmos管pm4的源端连接，所述第四电阻r4的另一端连接至衬底电压输出端vmax，所述第五电阻r5的一端分别与第三pmos管pm3的源端、第四pmos管pm4的栅端连接，所述第五电阻r5的另一端连接至衬底电压输出端vmax，所述第一nmos管nm1的漏端通过第三电阻r3连接至第一电压输入端vcc，所述第一nmos管nm1的漏端还与第二nmos管nm2的栅端连接，所述第一nmos管nm1的栅端与第一pmos管pm1的漏端连接；所述第二nmos的源端接地vgnd，所述第二nmos的漏端与第一pmos管pm2的漏端连接，所述第二nmos管nm2的栅端与第一nmos管nm1的漏端连接；所述第三nmos的源端接地vgnd，所述第三nmos管nm3的漏端与第三pmos管pm3的漏端连接，所述第三nmos管nm3的栅端分别与第三pmos管pm3的栅端和第一pmos管pm2的栅端连接。

所述的衬底切换单元11包括第五pmos管pm5、第六pmos管pm6、所述第五pmos管pm5的源端连接至衬底电压输出端vmax，所述第五pmos管pm5的漏端连接至第一电压输入端vcc，所述第五pmos管pm5的栅端分别与第二pmos管pm2的源端、第四pmos管pm4的漏端连接；所述第六pmos的源端连接至衬底电压输出端vmax，所述第六pmos管pm6的漏端连接至第二电压输入端vspad，所述第六pmos管pm6的栅端分别与第三pmos管pm3的源端、第四pmos管pm4的栅端连接，且，所述第一pmos管pm1、第一pmos管pm2、第三pmos管pm3、第四pmos管pm4、第五pmos管pm5、第六pmos管pm6的衬底连接在一起。

所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管的阈值电压为vth，第一电压输入端为vcc，第二电压输入端为vspad、衬底电压输出端vmax，当vspad≤vcc时，vmax为vcc；当vspad≥vcc+vth时，vmax切换为vspad。

具体的，将上述电路分为5个支路进行分析：

当0≤vspad≤vcc≤3.3v，即正常情况下的应用，vspad与vcc均在3.3v以下，此应用下所有器件均在安全电压下工作，无耐压承受风险。

支路1：对第一电阻r1、第一pmos管pm1、第二电阻r2形成的支路，因为vspad≤vcc，第一pmos管pm1截止，vnet1被第二电阻r2下拉至地vgnd，vnet1＝0。此支路由于第一pmos管pm1截止，无电源到地vgnd的回路。不消耗功耗。

支路2：对第一nmos管nm1、第三电阻r3形成的支路，第一nmos管nm1而言，其栅极被第二电阻r2下拉至地vgnd，第一nmos管nm1截止,vnet2被第三电阻r3上拉至vcc，vnet2＝vcc。由于第一nmos管nm1截止，此支路不消耗功耗。

支路3：对第五电阻r5、第三pmos管pm3、第三nmos管nm3形成的支路，vnet1＝0，第三nmos管nm3截止，第三pmos管pm3导通，第三pmos管pm3和第三nmos管nm3到地vgnd的支路不导通，vnet4被第五电阻r5上拉至vmax，vnet4＝vmax。由于第三nmos管nm3截止，此支路不消耗功耗。

支路4：对第四电阻r4、第四pmos管pm4、第二pmos管pm2、第二nmos管nm2组成的支路，vnet4＝vmax，第四pmos管pm4截止。vnet1＝0，vnet2＝vcc，第二pmos管pm2与第二nmos管nm2均导通，将vnet3下拉至电位vth(pm2)。由于第四pmos管pm4截止，此支路不消耗功耗。

支路5：对于第五pmos管pm5、第六pmos管pm6组成的支路，因vnet3＝vth(pm2)，当vcc电压超过vth(pm2)+vth(pm5)时，第五pmos管pm5导通，vmax＝vcc,又vnet4＝vmax,第六pmos管pm6截止，无漏电流从vcc流向vspad。此电路各支路均有部分器件处于截止状态，没能形成从电源到地vgnd的电流回路，无功耗消耗。

当0≤vcc+vth≤vspad≤5.0v，为5v-tolerance应用，vcc在3.3v以下，而vspad最高电压可以达到5v。对5v高压而言，可能会引起器件耐压风险，需要合理设计电路，以规避风险。

支路1：对第一电阻r1、第一pmos管pm1、第二电阻r2形成的支路，当vspad超过vcc+vth(pm1)时，第一pmos管pm1导通，形成的支路电流为该电流注入第二电阻r2上的压降为：

支路2：对第一nmos管nm1、第三电阻r3形成的支路，随着vspad电压升高，vnet1电压逐渐抬高。当vnet1超过第一nmos管nm1的阈值电压时，即vnet1>vth(nm1)，第一nmos管nm1导通，vnet2被下拉至地vgnd。该支路的电流消耗为：

支路3：对第五电阻r5、第三pmos管pm3、第三nmos管nm3形成的支路，当vnet1超过第三nmos管nm3阈值电压，第三nmos管nm3导通，第三pmos管pm3起电平平移作用，可计算出vnet4的电压为：该支路的消耗电流为：

支路4：对第四电阻r4、第四pmos管pm4、第二pmos管pm2、第二nmos管nm2组成的支路，因vnet2被下拉至地vgnd，第二nmos管nm2截止。而vnet4如上述计算值，为中间电平，当其比vmax低一个电压阈值时，第四pmos管pm4开启，此时vnet3被第四电阻r4上拉至vmax。因第二nmos管nm2截止，没有形成电流回路，该支路不消耗电流。

支路5：对于第五pmos管pm5、第六pmos管pm6组成的支路，vnet3被上拉至vcc，vnet4为中间电平，第五pmos管pm5截止，第六pmos管pm6导通，有vmax＝vspad，且该支路没有形成电流回路，不消耗电流。

器件耐压特性分析：本发明中，接触到高电压的器件为第一pmos管pm1～第六pmos管pm6，它们可能存在耐压风险。接下来对其端口电压逐一分析，重点分析源极与栅极之间的电压差，判断其是否在安全电压范围以内。

pm1：该器件为源极跟随器接法，源极跟随器的特性使得其源极电压始终比vcc电平高一个阈值(大概在0.7v左右，远低于3.3v安全工作电压)，故该器件无耐压风险。

pm2:其源极与栅极电压差为：

pm3：因为vnet1、vnet4均为中间电平，且pm3为源极跟随器接法，无耐压风险。

pm4或pm6：其源极与栅极电压差为：

pm5：vnet3被上拉至vmax，故其源栅间的电压差为0，无耐压风险。

由分析可知，器件第二pmos管pm2、第四pmos管pm4、第六pmos管pm6可能存在耐压风险。观察其源栅电压差表达式，可以看出，其源栅电压与第一电阻r1、第二电阻r2相关。因此，合理设计r2、r1的电阻值，即可保证源栅电压差在安全电压范围以内，具体的，当其满足如下约束式:

即可保证源栅电压差在安全电压范围以内。

功耗分析：电路的总电流消耗为各支路的工作电流消耗之和。观察各支路的电流消耗表达式，可知总电流消耗与电阻r2、r1、r5相关。故合理设计r2、r1、r5的电阻值，即可保证该电路的总电流消耗在极低范围以内。

综上所述，本发明在正常电压工作范围内，能实现电压自动切换功能，且不消耗功耗。在5v-tolerance应用情况下，通过合理设计r1、r2、r5的电阻值，即可保证电路在耐压安全情况下，仅消耗极低功耗，来实现多电源电压自动切换功能。

对上述电路进行仿真，设计如下参数r1＝1mohm，r2＝1.2mohm，r3＝2.5mohm，r4＝300kohm，r5＝2.0mohm。

如图3所示，为本发明的逻辑功能验证及功耗验证图，分三阶段描述。

第一阶段，时间轴100us以内，系统没有上电。vcc＝0，vspad＝0，输出vmax＝0，此阶段不消耗功耗。

第二阶段，时间轴100us至518us之间，此时vcc＝3.0v，vspad从0v逐渐上升至4v左右(比vcc高一个阈值电压)，输出vmax＝vcc，也阶段不消耗功耗。

第三阶段，时间轴518us至800us之间，此时vcc＝3.0v，vspad从4.0v逐渐上升至5v，输出vmax＝vspad，此时ivcc＝1.2ua，ivspad＝2.5ua，共消耗3.7ua。

上述仿真验证结果说明，该发明电路可以实现不同电源之间的自动切换，在正常应用情况下，不消耗功耗。在5v-tolerance应用情况下，仅消耗极低的功耗(3.7ua左右)。

如图4所示，给出了本发明电路逻辑功能验证的内部节点图，着重分析前面可能存在耐压风险的第二pmos管pm2、第四pmos管pm4、第六pmos管pm6器件。

第二pmos管pm2：其源栅极电压差为vnet3-vnet1，整个切换过程中，其最大压差在3.3v以内。确认该器件端口工作电压在安全范围以内。

第四pmos管pm4：其源栅极电压差为vmax-vnet4，整个切换过程中，其最大压差在3.0v以内。确认该器件端口工作电压在安全范围以内。

第六pmos管pm6：其源栅极电压差为vspad-vnet4，整个切换过程中，其最大压差在3.0v以内。确认该器件端口工作电压在安全范围以内。

上述仿真验证结果说明，该发明电路在实现多电源间的自动切换时，各端口工作电压均在安全范围以内，不存在耐压风险。

其中第一电阻r1、第三电阻r3、第四电阻r4、第五电阻r5可被如图5所示连接方式的mos替换，可以全部被替换，也可以是其中的任意组合方式。

一种集成芯片，包括上述的带电压隔离的低功耗pmos管衬底切换电路。

由上述对本发明的描述可知，与现有技术相比，本发明提供的一种带电压隔离的低功耗pmos管衬底切换电路，采取了器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。

上述仅为本发明的若干具体实施方式，但本发明的设计构思并不局限于此，凡利用此构思对本发明进行非实质性的改动，均应属于侵犯本发明保护范围的行为。