D触发器及鉴频鉴相器电路的制作方法

本发明涉及集成电路设计技术领域，特别是涉及一种d触发器及鉴频鉴相器电路。

背景技术：

锁相环(phaselockedlooppll)电路作为一种典型的反馈控制电路，是集成电路中不可或缺的重要部件。目前，随着技术的发展，锁相环电路被广泛应用于通信技术领域中。

其中，作为锁相环电路的一个重要组成部分，鉴频鉴相器是构成反馈控制电路的重要一环。传统的鉴频鉴相器主要包括基于d触发器的鉴频鉴相器，且传统的鉴频鉴相器会通过增加延迟时间来消除死区现象。

然而，传统的d触发器在低频时不能正常工作，限制了鉴频鉴相器的频率捕获范围。同时，通过增加延迟时间来消除死区现象的方式，在鉴频鉴相器的两个输入信号相位差接近2π时，在复位过程中来临的时钟边沿就会丢失，使得输出极性发生错误，即出现鉴相盲区现象。在鉴频鉴相器的工作频率很高时，鉴相盲区现象会严重影响鉴频鉴相器的锁定速度。

技术实现要素：

基于此，有必要针对传统的d触发器在低频时不能正常工作的问题，提供一种d触发器。

一种d触发器，包括输入电路、预充电路、输出电路和第一锁存电路；

输入电路的输入端用于接入逻辑输入信号，输入电路的时钟信号端用于接入时钟信号，输入电路的输出端连接预充电路的输入端；

预充电路的时钟信号端用于接入时钟信号，预充电路的复位端用于接入复位信号，预充电路的输出端连接输出电路的输入端；

输出电路的时钟信号端用于接入时钟信号，输出电路的输出端用于输出逻辑输出信号；

第一锁存电路的时钟信号端用于接入时钟信号，第一锁存电路的复位端用于接入复位信号，第一锁存电路的锁存控制端连接预充电路的输出端；

输入电路的供电端、预存电路的供电端、输出电路的供电端和第一锁存电路的供电端均用于接入工作电压；

输入电路的公共端、预存电路的公共端、输出电路的公共端和第一锁存电路的公共端均用于连接公共电位端。

在其中一个实施例中，输入电路包括第一场效应管、第二场效应管和第三场效应管；

第一场效应管的源极为输入电路的供电端，第一场效应管的栅极为输入电路的输入端，第一场效应管的漏极连接第二场效应管的源极；

第二场效应管的栅极为输入电路的时钟信号端，第二场效应管的漏极为输入电路的输出端；

第三场效应管的漏极连接第二场效应管的漏极，第三场效应管的栅极为输入电路的输入端，第三场效应管的源极为输入电路的公共端。

在其中一个实施例中，预充电路包括第四场效应管、第五场效应管、第六场效应管和第七场效应管；

第四场效应管的源极为预充电路的供电端，第四场效应管的栅极为预充电路的复位端，第四场效应管的漏极连接第五场效应管的源极；

第五场效应管的栅极为预充电路的时钟信号端，第五场效应管的漏极为预充电路的输出端，并连接第六场效应管的漏极；

第六场效应管的栅极为预充电路的输入端，第六场效应管的源极连接第七场效应管的漏极；

第七场效应管的栅极为预充电路的时钟信号端，第七场效应管的源极为预充电路的公共端。

在其中一个实施例中，输出电路包括第八场效应管、第九场效应管、第十场效应管、第十一场效应管和第二锁存电路；

第八场效应管的源极为输出电路的供电端，第八场效应管的栅极为输出电路的时钟信号端，第八场效应管的漏极连接第九场效应管的漏极，并连接第二锁存电路的输入端，第二锁存电路的输出端为输出电路的输出端；

第九场效应管的栅极连接第十一场效应管的漏极，并为输出电路的输入端，第九场效应管的源极连接第十场效应管的漏极，第十场效应管的栅极为输出电路的时钟信号端，第十场效应管和第十一场效应管的源极均为输出电路的公共端。

在其中一个实施例中，第二锁存电路包括第一非门电路和第二非门电路；

第一非门电路的输入端为第二锁存电路的输入端，并连接第二非门电路的输出端；

第一非门电路的输出端连接第二非门电路的输入端，并为第二锁存电路的输出端。

在其中一个实施例中，第一锁存电路包括第十二场效应管、第十三场效应管、第十四场效应管、第十五场效应管、第十六场效应管和第十七场效应管；

第十二场效应管的源极和第十六场效应管的源极为第一锁存电路的供电端，第十五场效应管的源极和第十七场效应管的源极为第一锁存电路的公共端；

第十三场效应管的栅极为第一锁存电路的复位端，第十四场效应管的栅极为第一锁存电路的时钟信号端；

第十二场效应管的漏极连接第十三场效应管的源极，第十四场效应管的源极连接第十五场效应管的漏极；

第十二场效应管的栅极连接第十六场效应管的漏极和第十七场效应管的漏极；

第十三场效应管的漏极连接第十四场效应管的漏极、第十六场效应管的栅极和第十七场效应管的栅极，并为第一锁存电路的锁存控制端。

上述的d触发器，通过输入电路、预充电路和输出电路构成真单一时钟逻辑结构动态d触发器，实现d触发器的基本功能。同时，通过第一锁存电路，稳定d触发器在工作频率较低时预充电路输出端的电位，以拓展d触发器的工作频率范围。

同时，本发明还针对鉴频鉴相器会出现鉴相盲区，影响鉴频鉴相器的锁定速度的问题，提供一种鉴频鉴相器。

一种鉴频鉴相器，包括第一d触发器、第二d触发器、第一控制电路、第二控制电路和复位反馈电路；其中，第一d触发器和第二d触发器均为上述的d触发器；

第一d触发器中各时钟信号端用于接入参考时钟信号，第二d触发器中各时钟信号端用于接入反馈时钟信号；

第一控制电路的第一输入端用于接入控制信号，第一控制电路的第二输入端用于接入反馈时钟信号，第一控制电路的第三输入端连接第一d触发器中输出电路的输出端，第一控制电路的输出端连接第一d触发器中输入电路的输入端；

第二控制电路的第一输入端用于接入控制信号，第二控制电路的第二输入端参考时钟信号，第二控制电路的第三输入端连接第二d触发器中输出电路的输出端，第二控制电路的输出端连接第二d触发器中输入电路的输入端；

第一d触发器中输出电路的输出端连接复位反馈电路的第一输入端，第二d触发器中输出电路的输出端连接复位反馈电路的第二输入端；复位反馈电路的输出端连接第一d触发器中各复位端和第二d触发器中各复位端。

在其中一个实施例中，第一控制电路包括第一或非门电路和第一与非门电路；

第一或非门电路的一输入端为第一控制电路的第一输入端，另一输入端为第一控制电路的第二输入端；第一或非门电路的输出端连接第一与非门电路的一输入端，第一与非门电路的另一输入端为第一控制电路的第三输入端。

在其中一个实施例中，第二控制电路包括第二或非门电路和第二与非门电路；

第二或非门电路的一输入端为第二控制电路的第一输入端，另一输入端为第二控制电路的第二输入端；第二或非门电路的输出端连接第二与非门电路的一输入端，第二与非门电路的另一输入端为第二控制电路的第三输入端。

在其中一个实施例中，复位反馈电路包括第三与非门电路和第三非门电路；

第三与非门电路的一输入端为复位反馈电路的第一输入端，第三与非门电路的另一输入端复位反馈电路的第二输入端，第三与非门电路的输出端连接第三非门电路的输入端；第三非门电路的输出端为复位反馈电路的输出端。

在其中一个实施例中，还包括第一缓冲门和第二缓冲门；

第一d触发器中各时钟信号端用于依次通过第一缓冲门的输入端和输出端接入参考时钟信号，第二d触发器中各时钟信号端用于依次通过第二缓冲门的输入端和输出端接入反馈时钟信号。

在其中一个实施例中，复位反馈电路还包括第三缓冲门和第四缓冲门；

第三与非门电路的一输入端连接第三缓冲门的输出端，第三缓冲门的输入端连接第一d触发器中输出电路的输出端；

第三与非门电路的另一输入端连接第四缓冲门的输出端，第四缓冲门的输入端连接第一d触发器中输出电路的输出端。

在其中一个实施例中，复位反馈电路还包括延时电路；

第三与非门电路的输出端通过延时电路连接第三非门电路的输入端。

上述的鉴频鉴相器，通过采用宽工作频率范围的第一d触发器和第二d触发器，拓展鉴频鉴相器的工作频率范围。同时，在引入控制信号后，通过第一控制模块和第二控制模块，使参考时钟信号和反馈时钟信号的相位差在π至2π时，复位反馈电路不会产生输出至第一d触发器和第二d触发器的复位信号，以消除鉴相盲区。基于此，提供一种宽工作频率、无鉴相盲区且锁定速度快的鉴频鉴相器。

附图说明

图1为一实施方式的d触发器电路模块结构图；

图2为d触发器符号图；

图3为一实施方式的d触发器电路图；

图4为另一实施方式的d触发器电路图；

图5为一实施方式的鉴频鉴相器模块结构图；

图6为一实施方式的鉴频鉴相器逻辑结构图；

图7为鉴频鉴相器的工作波形图。

具体实施方式

为了更好地理解本发明的目的、技术方案以及技术效果，以下结合附图和实施例对本发明进行进一步的讲解说明。同时声明，以下所描述的实施例仅用于解释本发明，并不用于限定本发明

本发明实施例提供一种d触发器。

图1为一实施方式的d触发器电路模块结构图，如图1所示，一实施方式的d触发器包括输入电路100、预充电路101、输出电路102和第一锁存电路103；

输入电路100的输入端d用于接入逻辑输入信号，输入电路100的时钟信号端clk用于接入时钟信号，输入电路100的输出端a连接预充电路101的输入端；

图2为一d触发器符号图，如图2所示，传统的d触发器包括用于接入逻辑输入信号的输入端d1、用于接入时钟信号的时钟信号端clk1、用于接入复位信号的复位端reset1、用于输出逻辑输出信号的输出端q1以及用于反相输出反相逻辑输出信号的输出端q1¹。其中，在本实施方式中，输入电路100的输入端d即为传统d触发器输入端d1的功能，本实施方式中，各时钟信号端clk即为传统d触发器输入端clk1的功能，输出电路102的输出端q即为传统d触发器输出端q1的功能，各复位端reset即为传统d触发器复位端reset1的功能。

其中，在本实施方式中，输入电路100用于在其时钟信号端clk接收到低电平信号，输入电路100实现输出端a对输入端d的反相，即输入电路100可选用反相器电路。

在其中一个实施例中，图3为一实施方式的d触发器电路图，如图3所示，输入电路100包括第一场效应管m1、第二场效应管m2和第三场效应管m3；

第一场效应管m1的源极为输入电路100的供电端vdd，第一场效应管m1的栅极为输入电路100的输入端d，第一场效应管m1的漏极连接第二场效应管m2的源极；

第二场效应管m2的栅极为输入电路100的时钟信号端clk，第二场效应管m2的漏极为输入电路100的输出端a；

第三场效应管m3的漏极连接第二场效应管m2的漏极，第三场效应管m3的栅极为输入电路100的输入端d，第三场效应管m3的源极为输入电路100的公共端vss。

其中，第一场效应管m1、第二场效应管m2和第三场效应管m3构成反相器电路，在时钟信号端clk接收的时钟信号从低电平向高电平跳变时，如果输入端d接入低电平信号，输出端a输出的是高电平信号。作为一个较优的实施方式，第一场效应管m1选用n沟道场效应管，第二场效应管m2选用n沟道场效应管，第三场效应管m3选用p沟道场效应管。需要说明的是，结合不同时钟信号和场效应管选型结合，在基于实现输入电路100的反相功能的前提下，第一场效应管m1、第二场效应管m2和第三场效应管m3不限于上述选型。

预充电路101的时钟信号端clk用于接入时钟信号，预充电路101的复位端reset用于接入复位信号，预充电路101的输出端b连接输出电路102的输入端；

其中，预充电路101用于在其时钟信号端clk接收到低电平信号时，将输出端b预充电至高电平。

在其中一个实施例中，如图3所示，预充电路101包括第四场效应管m4、第五场效应管m5、第六场效应管m6和第七场效应管m7；

第四场效应管m4的源极为预充电路101的供电端vdd，第四场效应管m4的栅极为预充电路的复位端reset，第四场效应管m4的漏极连接第五场效应管m5的源极；

第五场效应管m5的栅极为预充电路101的时钟信号端clk，第五场效应管m5的漏极为预充电路101的输出端b，并连接第六场效应管m6的漏极；

第六场效应管m6的栅极为预充电路101的输入端，第六场效应管m6的源极连接第七场效应管m7的漏极；

第七场效应管m7的栅极为预充电路101的时钟信号端clk，第七场效应管m7的源极为预充电路101的公共端vss。

作为一个较优的实施方式，第四场效应管m4选用n沟道场效应管，第五场效应管m5选用n沟道场效应管，第六场效应管m6选用p沟道场效应管，第七场效应管m7选用p沟道场效应管。需要说明的是，结合不同时钟信号和场效应管选型结合，在基于实现时钟信号端clk接收到特定时钟信号时将输出端b预充至高电平的前提下，第四场效应管m4、第五场效应管m5、第六场效应管m6和第七场效应管m7不限于上述选型。

输出电路102的时钟信号端clk用于接入时钟信号，输出电路102的输出端q用于输出逻辑输出信号；

其中，输出电路102用于将预充电路101的输出端b进行反相输出，即输出电路102可选用反相器电路。

在其中一个实施例中，如图3所示，输出电路102包括第八场效应管m8、第九场效应管m9、第十场效应管m10、第十一场效应管m11和第二锁存电路200；

第八场效应管m8的源极为输出电路102的供电端vdd，第八场效应管m8的栅极为输出电路102的时钟信号端clk，第八场效应管m8的漏极连接第九场效应管m9的漏极，并连接第二锁存电路200的输入端，第二锁存电路200的输出端为输出电路102的输出端q；

第九场效应管m9的栅极连接第十一场效应管m11的漏极，并为输出电路102的输入端b，第九场效应管m9的源极连接第十场效应管m10的漏极，第十场效应管m10的栅极为输出电路102的时钟信号端clk，第十场效应管m10和第十一场效应管m11的源极均为输出电路102的公共端vss。

作为一个较优的实施方式，第八场效应管m8选用n沟道场效应管，第九场效应管m9选用p沟道场效应管，第十场效应管m10选用p沟道场效应管，第十一场效应管m11选用p沟道场效应管。需要说明的是，结合不同时钟信号和场效应管选型结合，在基于实现时钟信号端clk接收到特定时钟信号时将输出端b进行反相输出的前提下，第八场效应管m8、第九场效应管m9、第十场效应管m10和第十一场效应管m11不限于上述选型。

第一锁存电路103的时钟信号端clk用于接入时钟信号，第一锁存电路103的复位端reset用于接入复位信号，第一锁存电路103的锁存控制端连接预充电路102的输出端b；

其中，预充电路102的输出端b在预充至高电平后，会由于预充电路102中场效应管结电容的原因，会不断放电降低电位。在时钟信号频率较高时，放电时间很短，电位不足以改变d触发器的输出状态。在时钟信号频率较低时，输出端b的放电时间长，导致输出端b变为电平，改变d触发器的输出状态，进而导致错误跳变。在本实施例中，可通过第一锁存电路103稳定预充电路102的输出端b的高电平状态，防止因放电导致的错误跳变。其中，第一锁存电路103具备锁存器结构的功能，以稳定输出端b的代为内。

在其中一个实施例中，如图3所示，第一锁存电路103包括第十二场效应管m12、第十三场效应管m13、第十四场效应管m14、第十五场效应管m15、第十六场效应管m16和第十七场效应管m17；

第十二场效应管m12的源极和第十六场效应管m16的源极为第一锁存电路103的供电端vdd，第十五场效应管m15的源极和第十七场效应管m17的源极为第一锁存电路103的公共端vss；

第十三场效应管m13的栅极为第一锁存电路103的复位端reset，第十四场效应管m14的栅极为第一锁存电路103的时钟信号端clk；

第十二场效应管m12的漏极连接第十三场效应管m13的源极，第十四场效应管m14的源极连接第十五场效应管m15的漏极；

第十二场效应管m12的栅极连接第十六场效应管m16的漏极和第十七场效应管m17的漏极；

第十三场效应管m13的漏极连接第十四场效应管m14的漏极、第十六场效应管m16的栅极和第十七场效应管m17的栅极，并为第一锁存电路103的锁存控制端。

作为一个较优的实施方式，第十二场效应管m12选用p沟道场效应管，第十三场效应管m13选用n沟道场效应管，第十四场效应管m14选用p沟道场效应管，第十五场效应管m15选用p沟道场效应管，第十六场效应管m16选用n沟道场效应管，第十七场效应管m17选用p沟道场效应管。需要说明的是，结合不同时钟信号和场效应管选型结合，在基于实现锁存器结构，以稳定输出端b的电位的前提下，第十二场效应管m12、第十三场效应管m13、第十四场效应管m14、第十五场效应管m15、第十六场效应管m16和第十七场效应管m17不限于上述选型。

输入电路100的供电端vdd、预存电路101的供电端vdd、输出电路102的供电端vdd和第一锁存电路103的供电端vdd均用于接入工作电压；

工作电压可使供电端vdd处于逻辑高电平状态。其中，工作电压的大小可根据实际d触发器的工作要求确定。

输入电路100的公共端vss、预存电路101的公共端vss、输出电路102的公共端vss和第一锁存电路103的公共端vss均用于连接公共电位端。

其中，公共电位端的电压为低电压，可使各公共端vss处于逻辑低电平状态。一般地，公共电位端为接地端。

上述一实施方式的d触发器，通过输入电路100、预充电路101和输出电路102构成真单一时钟逻辑结构动态d触发器，实现d触发器的基本功能。同时，通过第一锁存电路103，稳定d触发器在工作频率较低时预充电路102输出端b的电位，以拓展d触发器的工作频率范围。

在其中一个实施例中，图4为另一实施方式的d触发器电路图，如图4所示，第二锁存电路200包括第一非门电路inv1和第二非门电路inv2；

第一非门电路inv1的输入端第二锁存电路200的输入端，并连接第二非门电路inv2的输出端；

第一非门电路inv1的输出端连接第二非门电路inv2的输入端，并为第二锁存电路200的输出端。

其中，通过第一非门电路inv1的反相和第二非门电路inv2的反相，为逻辑输出信号提供稳定的共模点，稳定d触发器的输出状态。

本发明实施例还提供一种鉴频鉴相器。

图5为一实施方式的鉴频鉴相器模块结构图，如图5所示，一实施方式的鉴频鉴相器包括第一d触发器dff0、第二d触发器dff1、第一控制电路300、第二控制电路301和复位反馈电路302；其中，第一d触发器dff0和第二d触发器dff1均为上述任一实施例的d触发器；

第一d触发器dff0中各时钟信号端clk用于接入参考时钟信号fref，第二d触发器dff1中各时钟信号端clk用于接入反馈时钟信号fbck；

第一控制电路300的第一输入端用于接入控制信号fast_en，第一控制电路300的第二输入端用于接入反馈时钟信号fbck，第一控制电路300的第三输入端连接第一d触发器dff0中输出电路的输出端q，第一控制电路300的输出端连接第一d触发器dff0中输入电路的输入端d；

第二控制电路301的第一输入端用于接入控制信号fast_en，第二控制电路的第二输入端参考时钟信号fref，第二控制电路301的第三输入端连接第二d触发器dff1中输出电路的输出端q，第二控制电路301的输出端连接第二d触发器dff1中输入电路的输入端d；

其中，第一控制电路300和第二控制电路301用于根据接入的控制信号fast_en，使鉴频鉴相器处于快速锁定模式或普通工作模式。在普通工作模式下，本实施例所提供的鉴频鉴相器与普通鉴频鉴相器的工作方式无异。在快速锁定模式下，在参考时钟信号fref与反馈时钟信号fbck的相位差在0～π时，复位反馈模块302在每个相位周期均会产生复位信号；在参考时钟信号fref与反馈时钟信号fbck的相位差在π～2π时，复位反馈模块302不会产生复位信号，以消除鉴相盲区。

在其中一个实施例中，图6为一实施方式的鉴频鉴相器逻辑结构图，如图6所示，第一控制电路300包括第一或非门电路nor0和第一与非门电路nand0；

第一或非门电路nor0的一输入端为第一控制电路300的第一输入端，另一输入端为第一控制电路300的第二输入端；第一或非门电路nor0的输出端连接第一与非门电路nand0的一输入端，第一与非门电路nand0的另一输入端为第一控制电路300的第三输入端。

在其中一个实施例中，如图6所示，第二控制电路301包括第二或非门电路nor1和第二与非门电路nand1；

第二或非门电路nor1的一输入端为第二控制电路301的第一输入端，另一输入端为第二控制电路301的第二输入端；第二或非门电路nor1的输出端连接第二与非门电路nand1的一输入端，第二与非门电路nand1的另一输入端为第二控制电路301的第三输入端。

第一d触发器dff0中输出电路的输出端q连接复位反馈电路302的第一输入端up，第二d触发器dff0中输出电路的输出端q连接复位反馈电路302的第二输入端dn；复位反馈电路302的输出端连接第一d触发器dff0中各复位端reset和第二d触发器dff1中各复位端reset。

其中，复位反馈电路302的第一输入端up作鉴频鉴相器的一路输出，复位反馈电路302的第二输入端dn作鉴频鉴相器的另一路输出。其中，第一输入端up和第二输入端dn的输出可由时钟信号的上升沿触发输出。

在其中一个实施例中，如图6所示，复位反馈电路302包括第三与非门电路nand2和第三非门电路inv0；

第三与非门电路nand2的一输入端为复位反馈电路302的第一输入端up，第三与非门电路nand2的另一输入端复位反馈电路302的第二输入端dn，第三与非门电路nand2的输出端连接第三非门电路inv0的输入端；第三非门电路inv0的输出端为复位反馈电路302的输出端。

其中，复位反馈电路302的输出端用于根据特定触发向第一d触发器dff0中各复位端reset和第二d触发器dff1中各复位端reset输出复位信号。

以下以本实施例的鉴频鉴相器的工作方式，对本实施例的鉴频鉴相器进行解释：

图7为鉴频鉴相器的工作波形图，如图7所示，在初始状态下，鉴频鉴相器中第一d触发器ddf0输出端q电位qup和第二d触发器ddf1输出端q电位qdn均复位为低电平，此时第一d触发器dff0的输入端d均为高电平，输出端q电位qup为高电平。当控制信号fast_en为低电平时，鉴频鉴相器工作在快速锁定模式，第一或非门电路nor0的输出为反馈时钟信号fbck的反相信号fbckb，第二或非门电路nor1的输出为参考时钟信号fref的反相信号frefb。当参考时钟信号fref信号与反馈时钟信号fbck信号的相位差为0～π时，即图7中的a～c时间段。在a时刻，参考时钟信号fref上升沿触发第一d触发器dff0输出端q电位qup为高电平。当b时刻反馈时钟信号fbck上升沿到来时，参考时钟信号fref的反相信号frefb必然为低电平，而输出端q电位qup为高电平，那么经过第二与非门电路nand1后输出信号d1为高电平。鉴频鉴相器的输出端up和输出端dn跳变为高电平，并产生复位信号传输至复位端reset。由于复位信号的延迟时间，即图7中b～d时间段或i～j时间段。第一d触发器dff0输出端q电位qup、第二d触发器ddf1输出端q电位qdn在复位信号结束后的d时刻复位为低电平。这种情况下，鉴频鉴相器工作在普通模式。

当参考时钟信号fref与反馈时钟信号fbck的相位差在π～2π时，即图7中的c～e时间段或者f～h时间段。在e时刻，参考时钟信号fref上升沿触发第一d触发器dff0输出端q电位qup为高电平。在g时刻，反馈时钟信号fbck上升沿到来时，反相信号frefb必然为高电平，而输出端q电位qup也为高电平，那么经过第二与非门电路nand1后输出信号d1为低电平。这样第二d触发器dff1输出端q电位qdn为低电平，从而避免了复位信号的产生，达到消除盲区的目的。另外，由于鉴频鉴相器输出端up长时间保持高电平对电荷泵充电，加快了鉴频鉴相器的锁定速度。

当控制信号fast_en为高电平时，鉴频鉴相器工作在普通模式。第一d触发器dff0的输入端d、第二d触发器dff1输入端d均为高电平信号，工作方式与普通鉴频鉴相器相同。此时，不同模式的鉴频鉴相器适用于不同输入频率情况，增加了本实施例的鉴频鉴相器的应用灵活性。

上述的鉴频鉴相器，通过采用宽工作频率范围的第一d触发器dff0和第二d触发器dff1，拓展鉴频鉴相器的工作频率范围。同时，在引入控制信号后，通过第一控制模块300和第二控制模块301，使参考时钟信号fref和反馈时钟信号fbck的相位差在π至2π时，复位反馈电路302不会产生输出至第一d触发器dff0和第二d触发器dff1的复位信号，以消除鉴相盲区。基于此，提供一种宽工作频率、无鉴相盲区且锁定速度快的鉴频鉴相器。

在其中一个实施例中，如图6所示，鉴频鉴相器还包括第一缓冲门buffer0和第二缓冲门buffer1；

第一d触发器dff0中各时钟信号端clk用于依次通过第一缓冲门buffer0的输入端和输出端接入参考时钟信号fref，第二d触发器dff1中各时钟信号端clk用于依次通过第二缓冲门buffer1的输入端和输出端接入反馈时钟信号fref。

其中，通过第一缓冲门buffer0提高参考时钟信号fref的驱动能力，通过第二缓冲门buffer1提高反馈时钟信号fref的驱动能力。

在其中一个实施例中，如图6所示，复位反馈电路302还包括第三缓冲门buffer2和第四缓冲门buffer3；

第三与非门电路nand2的一输入端连接第三缓冲门buffer2的输出端，第三缓冲门buffer2的输入端连接第一d触发器dff0中输出电路的输出端q；

第三与非门电路nand2的另一输入端连接第四缓冲门buffer3的输出端，第四缓冲门buffer3的输入端连接第二d触发器dff1中输出电路的输出端q。

其中，通过第三缓冲门buffer2提高第一d触发器dff0中输出电路的输出端q的驱动能力，通过第四缓冲门buffer3提高第二d触发器dff1中输出电路的输出端q的驱动能力。

在其中一个实施例中，如图6所示，复位反馈电路302还包括延时电路delay；

第三与非门电路nand2的输出端通过延时电路delay连接第三非门电路inv0的输入端。

其中，通过延时电路delay增加信号延迟时间，以消除死区。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。