本实用新型涉及一种高速分频器，更具体但是并非排它地涉及具有占空比调节功能的分频器。
背景技术：
在现代电子系统中，数字电子系统所占的比例越来越大。在数字逻辑电路设计中，分频器是一种基本电路，通常用来对某个给定频率进行分频，得到所需的频率。目前应用最广泛的是基于锁相环的频率合成技术，它能够合成很高的频率，同时相位噪声也比较小，因此应用极为广泛。高速、50％占空比的频率分频器设计一直是锁相环设计中的难点。目前公知的分频器电路结构复杂，并且会带来周期与周期之间的抖动。如何改进，以使得分频器电路简单，且具备在奇数和偶数分频时都输出50％占空比输入时钟信号的能力是本领域技术人员需要解决的技术问题。
技术实现要素：
为解决上述问题，本实用新型提供了一种高速分频器，包括：减法电路，具有第一输入端、第二输入端和输出端，所述第一输入端和第二输入端分别接收分频比信号和输入时钟信号，所述减法电路基于所述输入时钟信号对分频比信号进行减法运算，并在其输出端提供减法信号，所述分频比信号为N位数字信号，其中N为大于1的整数；反相电路，具有输入端和输出端，其输入端耦接至所述减法电路的输出端以接收所述减法信号，其输出端提供减反信号；以及加法电路，具有第一输入端、第二输入端和输出端，其第一输入端耦接至所述反相电路的输出端以接收所述减反信号，其第二输入端接收分频高半信号，所述分频高半信号为分频比信号的高(N-1)位，其输出端提供进位信号，所述加法电路对所述减反信号和所述分频高半信号进行加法运算。
该高速分频器可以快速准确地根据分频比信号对输入时钟信号进行分频，由于采用了数字控制，直接基于时钟信号进行分频，避免了频率抖动。在偶数分频情况下，该高速分频器可以获得占空比为50％的分频信号，避免了频率抖动。在奇数分频情况下，将进位信号进行补偿或调节，同样可以获得占空比为50％的分频信号。
附图说明
图1示出根据本实用新型的一个实施例的高速分频器10的电路原理图；
图2示出调节电路的运行波形图20；
图3示出调节电路的运行波形图30；
图4示出根据本实用新型的一个实施例的调节电路40；
图5示出根据本实用新型的一个实施例的调节电路50；
图6示出根据本实用新型的一个实施例的调节电路60；
图7示出根据本实用新型的一个实施例的调节电路70。
具体实施方式
在下文所述的特定实施例代表本实用新型的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本实用新型的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
下面将参考附图详细说明本实用新型的具体实施方式。贯穿所有附图相同的附图标记表示相同的部件或特征。
图1示出根据本实用新型一个实施例的高速分频器10的电路原理图，分频器10包括减法电路101、反相电路102、加法电路103和调节电路104。减法电路101，具有第一输入端、第二输入端和输出端，其第一输入端和第二输入端分别接收分频比信号DIV<N:0>和输入时钟信号CKIN，分频比信号DIV<N:0>为N位数字信号，其中N为大于1的整数。减法电路101基于输入时钟信号CKIN对分频比信号DIV<N:0>进行计数和减法运算并在其输出端提供减法信号DIV_O<N:0>。在一个实施例中，在每个输入时钟信号CKIN的上升沿，减法电路101将分频比信号DIV<N:0>减1，例如在输入时钟信号CKIN第一个上升沿将分频比信号DIV<N:0>由111减为110，在输入时钟信号CKIN下一个上升沿将分频比信号DIV<N:0>由110减为101，……，将分频比信号DIV<N:0>由000减为111，具体可以参考表格1。在其他的实施例中，减法电路101还可以在输入时钟信号CKIN的每个下降沿将分频比信号DIV<N:0>依次减1。
反相电路102，具有输入端和输出端，其输入端耦接至减法电路101的输出端以接收减法信号DIV_O<N:0>，反相电路102对输入的减法信号DIV_O<N:0>进行反相，其输出端提供减反信号DIV_N<N:0>。在一个实施例中，若减法信号DIV_O<N:0>为101，则减反信号DIV_N<N:0>为010，具体参考表格1。可以用多个反相器实现反相电路102。
加法电路103，具有控制端、第一输入端、第二输入端和输出端，第一输入端耦接至反相电路102的输出端以接收反相电路102输出的减反信号DIV_N<N:0>，第二输入端接收分频高半信号DIV<N:1>，分频高半信号DIV<N:1>为分频比信号DIV<N:0>的高(N-1)位。在一个实施例中，若分频比信号DIV<N:0>为111(对应十进制数字7)，则高(N-1)位为11(对应十进制数字3)；若分频比信号DIV<N:0>为110(对应十进制数字6)，则高(N-1)位为11(对应十进制数字3)，具体参见表1。数字信号中，取前(N-1)位近似为除以2，故DIV<N:1>称为分频高半信号。本领域的普通技术人员还可以用如下方式理解分频高半信号DIV<N:1>：将分频比信号DIV<N:0>最低位置0，再除以2。例如若分频比信号DIV<N:0>为111，最低位置零后为110(对应十进制数字6)，除以2后得到011(011即11，对应十进制数字3)，具体参见表1。
加法电路103对反相电路102输出的减反信号DIV_N<N:0>和分频高半信号DIV<N:1>进行加法计算，并在输出端提供进位信号CO。在一个实施例中，若所述分频高半信号DIV<N:1>与所述减反信号DIV_N<N:0>之和需进位，则进位信号CO为1，例如110+010＝1000，则进位信号CO为1。若所述分频高半信号DIV<N:1>与所述减反信号DIV_N<N:0>之和无需进位，则所述进位信号为0，例如100+010＝110，则进位信号CO为0。在另外一个实施例中，还可以将是否进位对应的用0表示需进位，1表示无需进位。在一个实施例中，加法电路还具有控制端，用以接收输入时钟信号CKIN，基于控制端的输入时钟信号CKIN对减反信号DIV_N<N:0>和分频高半信号DIV<N:1>进行加法计算。在一个实施例中，在输入时钟信号CKIN上升沿或下降沿将减反信号DIV_N<N:0>和分频高半信号DIV<N:1>进行加法运算/计算。
调节电路104，具有控制端、第一输入端、第二输入端和输出端，其控制端接收输入时钟信号CKIN，其第一输入端接收分频低位信号DIV<0>(即分频比信号DIV<N:0>最低位)，其第二输入端耦接至加法电路103的输出端以接收进位信号CO，其输出端提供占空比实质上为50％的输出信号CKOUT。在一个实施例中，若所述分频比信号的最低位为第一状态(例如0，偶数分频)，调节电路104直接输出进位信号CO作为分频信号CKOUT，即分频信号CKOUT实质上等于所述进位信号CO；若所述分频比信号DIV<N:0>的最低位为第二状态(例如1，奇数分频)，所述调节电路104对所述进位信号CO的脉冲宽度进行调节以使得所述分频信号的占空比实质上等于50％。换言之，若无调节电路104，直接提供进位信号CO为分频信号，也可实现数字控制高速分频，获得稳定的所需频率；加入调节电路104，还可以实现占空比调节，无论奇数分频或偶数分频，都可以得到占空比为50％的分频信号。
表1
如表1和图2所示，假定分频比信号DIV<N:0>为100，则分频高半信号DIV<N:1>为010(10前补0)，分频低位信号DIV<0>为0。当输入时钟信号CKIN脉冲(例如上升沿)到来时(第一周期T1)，减法电路101对分频比信号DIV<N:0>进行一次减法计算，其输出端的减法信号DIV_O<N:0>为011，经过反相电路102，减反信号DIV_N<N:0>为100，这个减反信号DIV_N<N:0>(100)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即100+010＝110，由于无需进位，进位信号CO为0。在输入时钟信号CKIN下一周期(第二周期T2)，减法电路101对分频比信号DIV<N:0>再进行一次减法计算，即其输出端的减法信号DIV_O<N:0>由011变为010，经过反相电路102，减反信号DIV_N<N:0>为101，这个减反信号DIV_N<N:0>(101)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即101+010＝111，由于无需进位，即进位信号CO在第二周期T2继续保持为0。在输入时钟信号CKIN下一周期(第三周期T3)，减法电路101对分频比信号DIV<N:0>再进行一次减法计算，即其输出端的减法信号DIV_O<N:0>由010变为001，经过反相电路102，减反信号DIV_N<N:0>为110，这个减反信号DIV_N<N:0>(110)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即110+010＝1000，进位信号CO为1，其他工作逻辑和时序详见表1和图2。如图2所示，在第一周期T1和第二周期T2，进位信号CO为0，第三周期T3和第四周期T4，进位信号CO为1，即进位信号形成了一个周期(CT1、CT2或CT3)为输入时钟信号周期(T1、T2……T11或T12)四倍且占空比为50％的时钟信号，即实现了四分频(分频比信号DIV<N:0>为100，对应的十进制数字为4)。分频比信号DIV<N:0>的最低位为0(代表偶数分频)，调节电路104直接输出进位信号CO作为分频信号CKOUT，即分频信号CKOUT实质上等于所述进位信号CO。第一周期T1之前，由于未对进位信号CO和分频信号CKOUT进行状态分析，故图2中用虚线表示其状态。
如表2和图3所示，假定分频比信号DIV<N:0>为101，则分频高半信号DIV<N:1>为010，分频低位信号DIV<0>为1。当输入时钟信号CKIN脉冲(例如上升沿)到来时(第一周期T1)，减法电路101对分频比信号DIV<N:0>进行一次减法计算，其输出端的减法信号DIV_O<N:0>为100，经过反相电路102，减反信号DIV_N<N:0>为011，这个减反信号DIV_N<N:0>(011)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即011+010＝101，由于无需进位，进位信号CO为0。在输入时钟信号CKIN下一周期(第二周期T2)，减法电路201对分频比信号DIV<N:0>再进行一次减法计算，即其输出端的减法信号DIV_O<N:0>为011，经过反相电路102，减反信号DIV_N<N:0>为100，这个减反信号DIV_N<N:0>(100)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即100+010＝110，由于无需进位，即进位信号CO在第二周期T2继续保持为0。在输入时钟信号CKIN下一周期(第三周期T3)，减法电路101对分频比信号DIV<N:0>再进行一次减法计算，即其输出端的减法信号DIV_O<N:0>为010，经过反相电路102，减反信号DIV_N<N:0>为101，这个减反信号DIV_N<N:0>(101)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即101+010＝111，即进位信号CO在第三周期T3继续保持为0。在输入时钟信号CKIN下一周期(第四周期T4)，减法电路101对分频比信号DIV<N:0>再进行一次减法计算，即其输出端的减法信号DIV_O<N:0>为001，经过反相电路102，减反信号DIV_N<N:0>为110，这个减反信号DIV_N<N:0>(110)被传送至加法电路103的一个输入端，和分频高半信号DIV<N:1>信号(010)在输入时钟信号CKIN控制下进行全加运算，即110+010＝1000，进位信号CO为1，其他工作逻辑和时序详见表2和图3。
如图2所示，在第一周期T1、第二周期T2和第三周期T3，进位信号CO为0，第四周期T4和第五周期T5，进位信号CO为1，即进位信号形成了一个周期(CT1、CT2或CT3)为输入时钟信号周期(T1、T2……T14或T15)五倍且占空比为40％的时钟信号，即实现了五分频(分频比信号DIV<N:0>为101，对应的十进制数字为5)。
分频比信号DIV<N:0>的最低位为1(代表奇数分频)，调节电路104对所述进位信号CO的脉冲宽度进行调节以使得所述分频信号的占空比实质上等于50％。根据本实用新型一个实施例，如图3所示，在输入时钟信号CKIN下降沿采样进位信号CO得到调节信号CO’，将进位信号CO和调节信号CO’取OR(或逻辑)得到占空比为50％的输出分频时钟即CKOUT。在另外一个实施例中，还可以用与逻辑或其他逻辑。
表2
第一周期T1之前，由于未对进位信号CO和分频信号CKOUT进行状态分析，故图3中用虚线表示其状态。
减法电路101、反相电路102、加法电路103均是常用电路，在此不再举例。
图4示出根据本实用新型的一个实施例的调节电路40，调节电路40包括：
补偿电路41，具有第一输入端、第二输入端和输出端，其第一输入端接收所述输入时钟信号CKIN，其第二输入端接收所述进位信号CO，所述补偿电路41基于所述时钟信号CKIN对所述进位信号CO的脉冲宽度进行补偿并在输出端提供占空比为50％的补偿信号CP；以及
选择电路42，具有选择端、第一输入端、第二输入端和输出端，其选择端接收所述分频低位信号DIV<0>(分频比信号的最低位)，其第一输入端接收所述进位信号CO，其第二输入端接收所述补偿信号CP，选择其一在其输出端提供所述分频信号CKOUT。即当偶数分频时，直接提供进位信号CO为分频信号CKOUT，奇数分频时将进位信号CO的占空比补偿至50％再作为分频信号输出。
图5示出根据本实用新型的一个实施例的调节电路50，调节电路50包括：
第一反相器I1，具有输入端和输出端，输入端耦接至分频低位信号DIV<0>，分频低位信号DIV<0>经过第一反相器I1得到输出信号DIV_N<0>。
第一与门A1，具有第一输入端、第二输入端和输出端，第一输入端耦接至加法电路103的输出端以接收加法电路103的进位信号CO，第二输入端耦接至反相器I1的输出端以接收反相器I1的输出信号DIV_N<0>，第一输入端和第二输入端的输入信号经过与运算在第一与门A1的输出端产生输出信号AO1。
第二与门A2，具有第一输入端、第二输入端和输出端，第一输入端输入分频低位信号DIV<0>，第二输入端耦接至加法电路103的输出端以接收加法电路103的进位信号CO，第一输入端和第二输入端的输入信号经过与运算在第二与门A2的输出端产生输出信号AO2。
第二反相器I2，具有输入端和输出端，输入端接收输入时钟信号CKIN，输入时钟信号CKIN经过第二反相器A2得到输出信号CKIN_N。
D触发器D1，具有第一输入端、第二输入端和输出端，第一输入端耦接至第二与门A2的输出端以接收第二与门A2的输出信号AO2，第二输入端耦接至第二反相器I2的输出端以接收反相器I2的输出信号CKIN_N，第一输入端和第二输入端的输入信号经过D触发器D1，在其输出端产生输出信号DO1。
第一或门O1，具有第一输入端、第二输入端和输出端，第一输入端耦接至第一与门的输出端以接收第一与门的输出信号AO1，第二输入端耦接至D触发器D1的输出端以接收D触发器D1的输出信号DO1，第一或门O1的第一输入端和第二输入端的输入信号经过或运算在其输出端产生输出信号OUT1。
第二或门O2，具有第一输入端、第二输入端和输出端，第一输入端耦接至第一或门O1的输出端以接收第一或门O1的输出信号OUT1，第二输入端耦接至加法电路103的输出端以接收加法电路103的进位信号CO，第二或门O2的第一输入端和第二输入端的输入信号经过或运算在其输出端产生输出信号CKOUT。
调节电路60的逻辑表达式为：CKOUT＝CO↑·DIV_N<0>+CO↓·DIV<0>+CO↑(“CO↑”代表输入时钟信号CKIN上升沿到来时的进位信号CO，“CO↓”代表输入时钟信号CKIN下降沿到来时的进位信号CO)。
这个调节电路加入了数据选择功能，可以对奇数或者偶数分频比信号DIV<N:0>进行选择，从而决定是否对进位信号CO进行调节，来实现最终不管是奇数分频比输入信号还是偶数分频比输入信号，经过分频电路都得到50％占空比的输出时钟信号。分频低位信号DIV<0>(输入分频比信号的最低位)由于是二进制位，只有两种取值：0或者1，这两种取值就代表了所有奇数偶数分频可能。当分频低位信号DIV<0>＝0时，意味着输入的分频比信号为偶数分频比信号，当一个时钟上升沿到来时，第一反相器I1输出为1，第一与门A1输出为CO↑，第二与门A2输出为0，D触发器D1输出为0，第一或门O1输出为CO↑，第二或门O2输出为CO↑即CKOUT＝CO↑，通过逻辑表达式同样知道CKOUT＝CO↑，即输出时钟信号CKOUT为输入时钟信号CKIN上升沿到来时的进位信号CO；当DIV<0>＝1时，意味着输入的分频器分频比信号为奇数分频比信号，当一个时钟上升沿到来时，第一反相器I1输出为0，第一与门A1输出为0，第二与门输出为CO↑，当这个时钟的下降沿到来时，D触发器D1产生非0输出CO↓，第一或门O1输出为CO↓，第二或门O2输出为CO↑+CO↓，即CKOUT＝CO↑+CO↓，通过逻辑表达式同样得出CKOUT＝CO↑+CO↓，即输出时钟信号CKOUT为输入时钟信号CKIN上升沿到来时加法电路的进位信号CO和输入时钟CKIN下降沿到来时加法电路的进位信号CO相或的结果，这个输出时钟信号是经过占空比调节(补偿)的信号，它具有50％占空比。
图6示出根据本实用新型的一个实施例的调节电路图60。调节电路60包括：
第一D触发器D1，具有第一输入端、第二输入端和输出端，第一输入端耦接至加法电路103的输出端，以接收加法电路103进位信号CO，第二输入端接收输入时钟信号CKIN，第一输入端和第二输入端的输入信号经过D触发器D1，在其输出端产生输出信号DO1；
第一反相器I1，具有输入端和输出端，输入端接收输入时钟信号CKIN，输入时钟信号CKIN经过第一反相器I1得到输出信号CKIN_N；
第二D触发器D2，具有第一输入端、第二输入端和输出端，第一输入端耦接至加法电路103的输出端，以接收加法电路103进位信号CO，第二输入端耦接至第一反相器I1的输出端以接收第一反相器I1的输出信号CKIN_N，第一输入端和第二输入端的输入信号经过第二D触发器D2，在其输出端产生输出信号DO2；
第一或门O1，具有第一输入端、第二输入端和输出端，第一输入端耦接至第一D触发器D1的输出端以接收第一D触发器的输出信号DO1，第二输入端耦接至第二D触发器D2的输出端以接收第二D触发器D2的输出信号DO2，第一输入端和第二输入端的输入信号经过或运算在第一或门O1的输出端产生输出信号OUT1；
第一与非门N1，具有第一输入端、第二输入端和输出端，第一输入端耦接至第一或门O1的输出端以接收第一或门O1的输出信号OUT1，第二输入端耦接至分频低位信号DIV<0>，第一输入端和第二输入端的输入信号经过与非运算在第一与非门N1输出端产生输出信号NOUT1；
第二反相器I2，具有输入端和输出端，输入端耦接至分频低位信号DIV<0>，分频低位信号DIV<0>经过第二反相器I2产生输出信号DIV_N<0>；
第二与非门N2，具有第一输入端、第二输入端和输出端，第一输入端耦接至第二反相器I2的输出端以接收第二反相器I2的输出信号DIV_N<0>，第二输入端耦接至加法电路103的输出端以接收加法电路103的进位信号CO，第一输入端和第二输入端的输入信号经过与非运算在第二与非门N2的输出端产生输出信号NOUT2；
第三与非门N3，具有第一输入端、第二输入端和输出端，第一输入端耦接至第一与非门N1的输出端以接收第一与非门N1的输出信号NOUT1，第二输入端耦接至第二与非门N2的输出端以接收第二与非门N2的输出信号NOUT2，第一输入端和第二输入端的输入信号经过与非运算在第三与非门N3的输出端产生输出信号CKOUT。
其逻辑表达式为：CKOUT＝CO↑·DIV_N<0>+(CO↓+CO↑)·DIV<0>。这个占空比调节(补偿)电路同样加入了数据选择功能，可以对奇数或者偶数分频比信号进行选择，从而决定是否通过补偿电路进行电路的调节(补偿)，来实现最终不管是奇数分频器分频比输入信号还是偶数分频器分频比输入信号，经过分频电路都能得到50％占空比的输出时钟信号。当DIV<0>＝0时，意味着输入的分频比信号为偶数分频比信号，当一个输入时钟CKIN上升沿到来时不论N1的第一输入端输入什么信号，NOUT1输出都为1，同时第二反相器I2的输出信号DIV_N<0>＝1,N2输出为CO↑取反，N3输出为CO↑，通过逻辑表达式同样知道CKOUT＝CO↑，即输出时钟信号CKOUT为输入时钟信号CKIN上升沿到来时的进位信号；当DIV<0>＝1时，意味着输入的分频比信号为奇数分频比信号，当一个输入时钟CKIN上升沿到来时，第二反相器I2的输出信号DIV_N<0>＝0，不论N2的第二输入信号CO↑为何值，N2的输出NOUT2都为1，同时,第一D触发器D1输出CO↑，在此输入时钟信号CKIN下降沿到来时，第二D触发器D2输出CO↓，第一或门输出OUT1＝CO↑+CO↓，NOUT1输出为(CO↑+CO↓)取反，NOUT3输出为CO↑+CO↓，通过逻辑表达式可以知道CKOUT＝CO↑+CO↓，即输出时钟信号CKOUT为输入时钟信号CKIN上升沿到来时的进位信号CO与输入时钟信号CKIN下降沿到来时的进位信号CO进行或运算的结果，这个输出时钟信号同样是经过占空比调节(补偿)的信号，它具有50％占空比。
图7示出根据本实用新型的一个实施例的调节电路图70。与调节电路60相比，调节电路70的主要区别在于：第二D触发器D2，具有第一输入端、第二输入端和输出端，第一输入端耦接至第一D触发器D1输出端(以接收第一D触发器D1输出信号DO1)，而非加法电路103的输出端(以接收加法电路103进位信号CO)。
尽管本实用新型已经结合其具体示例性实施方式进行了描述，很显然的是，多种备选、修改和变形对于本领域技术人员是显而易见的。由此，在此阐明的本实用新型的示例性实施方式是示意性的而并非限制性。可以在不脱离本实用新型的精神和范围的情况下作出修改。但凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。
在本公开内容中所使用的量词“一个”、“一种”等不排除复数。文中的“第一”、“第二”等仅表示在实施例的描述中出现的先后顺序，以便于区分类似部件。“第一”、“第二”在权利要求书中的出现仅为了便于对权利要求的快速理解而不是为了对其进行限制。权利要求书中的任何附图标记都不应解释为对范围的限制。