本实用新型涉及一种输入模块，尤其是涉及一种数字电路系统实验箱的输入模块。
背景技术：
数字电子系统实验作为电工类学生重要的一门实验课，其实验需要借助数字电路系统实验箱来完成。现有的数字电路系统实验箱主要包括FPGA/CPLD目标板、输入模块、数码管、LED逻辑指示灯以及其他扩展模块。目前，数字电路系统实验箱的输入模块通常通过由多个按键构成的按键组来实现，按键组在与FPGA/CPLD目标板连接时，每个按键都需要占用FPGA/CPLD目标板的引脚，由此，FPGA/CPLD目标板的引脚资源往往由于被按键占用太多以致许多功能不能扩展，影响数字电路系统实验箱的可扩展性。
技术实现要素：
本实用新型所要解决的技术问题是提供一种可以提高数字电路系统实验箱的可扩展性的数字电路系统实验箱的输入模块。
本实用新型解决上述技术问题所采用的技术方案为：一种数字电路系统实验箱的输入模块，包括按键扫描电路、并串转换电路和用于给所述的并串转换电路提供时钟信号的时钟产生电路；所述的按键扫描电路包括第一按键、第二按键、第三按键、第四按键、第五按键、第六按键、第七按键、第八按键、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第一施密特触发器和第二施密特触发器，所述的第一施密特触发器和第二施密特触发器的型号均为CD4093；所述的第一按键的一端、所述的第一电容的一端、所述的第二按键的一端、所述的第二电容的一端、所述的第三按键的一端、所述的第三电容的一端、所述的第四按键的一端、所述的第四电容的一端、所述的第五按键的一端、所述的第五电容的一端、所述的第六按键的一端、所述的第六电容的一端、所述的第七按键的一端、所述的第七电容的一端、所述的第八按键的一端和所述的第八电容的一端均接地，所述的第一按键的另一端、所述的第一电容的另一端和所述的第一电阻的一端分别与所述的第一施密特触发器的第1脚连接，所述的第二按键的另一端、所述的第二电容的另一端和所述的第二电阻的一端分别与所述的第一施密特触发器的第5脚连接，所述的第三按键的另一端、所述的第三电容的另一端和所述的第三电阻的一端分别与所述的第一施密特触发器的第8脚连接，所述的第四按键的另一端、所述的第四电容的另一端和所述的第四电阻的一端分别与所述的第一施密特触发器的第12脚连接，所述的第五按键的另一端、所述的第五电容的另一端和所述的第五电阻的一端分别与所述的第二施密特触发器的第1脚连接，所述的第六按键的另一端、所述的第六电容的另一端和所述的第六电阻的一端分别与所述的第二施密特触发器的第5脚连接，所述的第七按键的另一端、所述的第七电容的另一端和所述的第七电阻的一端分别与所述的第二施密特触发器的第8脚连接，所述的第八按键的另一端、所述的第八电容的另一端和所述的第八电阻的一端分别与所述的第二施密特触发器的第12脚连接，所述的第一电阻的另一端、所述的第二电阻的另一端、所述的第三电阻的另一端、所述的第四电阻的另一端、所述的第五电阻的另一端、所述的第六电阻的另一端、所述的第七电阻的另一端和所述的第八电阻的另一端均接入电源，所述的第一施密特触发器的第3脚为所述的按键扫描电路的第一输出端，所述的第一施密特触发器的第4脚为所述的按键扫描电路的第二输出端，所述的第一施密特触发器的第10脚为所述的按键扫描电路的第三输出端，所述的第一施密特触发器的第11脚为所述的按键扫描电路的第四输出端，所述的第二施密特触发器的第3脚为所述的按键扫描电路的第五输出端，所述的第二施密特触发器的第4脚为所述的按键扫描电路的第六输出端，所述的第二施密特触发器的第10脚为所述的按键扫描电路的第七输出端，所述的第二施密特触发器的第11脚为所述的按键扫描电路的第八输出端；所述的并串转换电路包括型号为SN74198的移位寄存器、型号为74LS161的计数器、非门、二输入与非门和八输入与非门，所述的二输入与非门具有第一输入端、第二输入端和输出端，所述的八输入与非门具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端、第七输入端、第八输入端和输出端，所述的移位寄存器的第3脚和所述的八输入与非门的第一输入端连接且其连接端为所述的并串转换电路的第一输入端，所述的并串转换电路的第一输入端和所述的按键扫描电路的第一输出端连接，所述的移位寄存器的第5脚和所述的八输入与非门的第二输入端连接且其连接端为所述的并串转换电路的第二输入端，所述的并串转换电路的第二输入端和所述的按键扫描电路的第二输出端连接，所述的移位寄存器的第7脚和所述的八输入与非门的第三输入端连接且其连接端为所述的并串转换电路的第三输入端，所述的并串转换电路的第三输入端和所述的按键扫描电路的第三输出端连接，所述的移位寄存器的第9脚和所述的八输入与非门的第四输入端连接且其连接端为所述的并串转换电路的第四输入端，所述的并串转换电路的第四输入端和所述的按键扫描电路的第四输出端连接，所述的移位寄存器的第15脚和所述的八输入与非门的第五输入端连接且其连接端为所述的并串转换电路的第五输入端，所述的并串转换电路的第五输入端和所述的按键扫描电路的第五输出端连接，所述的移位寄存器的第17脚和所述的八输入与非门的第六输入端连接且其连接端为所述的并串转换电路的第六输入端，所述的并串转换电路的第六输入端和所述的按键扫描电路的第六输出端连接，所述的移位寄存器的第19脚和所述的八输入与非门的第七输入端连接且其连接端为所述的并串转换电路的第七输入端，所述的并串转换电路的第七输入端和所述的按键扫描电路的第七输出端连接，所述的移位寄存器的第21脚和所述的八输入与非门的第八输入端连接且其连接端为所述的并串转换电路的第八输入端，所述的并串转换电路的第八输入端和所述的按键扫描电路的第八输出端连接，所述的八输入与非门的输出端、所述的二输入与非门的第一输入端和所述的计数器的第1脚连接，所述的二输入与非门的第二输入端、所述的计数器的第10脚和所述的非门的输出端连接，所述的非门的输入端和所述的计数器的第14脚连接，所述的移位寄存器的第1脚和所述的二输入与非门的输出端连接，所述的移位寄存器的第23脚接入电源，所述的移位寄存器的第11脚和所述的计数器的第2脚连接且其连接端为所述的并串转换电路的时钟端，所述的并串转换电路的时钟端用于接入所述的时钟信号，所述的移位寄存器的第4脚为所述的并串转换电路的输出端。
所述的时钟产生电路包括晶振、第九电阻、第十电阻、第九电容、第十电容和型号为CD4060的振荡器；所述的第九电容的一端和所述的第十电容的一端均接地，所述的第九电容的另一端、所述的晶振的一端、所述的第九电阻的一端和所述的振荡器的第11脚连接，所述的第十电容的另一端、所述的晶振的另一端和所述的第十电阻的一端连接，所述的第十电阻的另一端、所述的第九电阻的另一端和所述的振荡器的第10脚连接，所述的振荡器的第3脚为所述的时钟产生电路的输出端，用于输出所述的时钟信号。该电路中，将振荡器产生的分频信号作为输出的时钟信号，电路结构简单，成本较低。
与现有技术相比，本实用新型的优点在于通过按键扫描电路、并串转换电路和用于给并串转换电路提供时钟信号的时钟产生电路构建数字电路系统实验箱的输入模块，按键扫描电路包括第一按键、第二按键、第三按键、第四按键、第五按键、第六按键、第七按键、第八按键、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第一施密特触发器和第二施密特触发器，第一施密特触发器和第二施密特触发器的型号均为CD4093，并串转换电路包括型号为SN74198的移位寄存器、型号为74LS161的计数器、非门、二输入与非门和八输入与非门，其中第一按键、第二按键、第三按键、第四按键、第五按键、第六按键、第七按键和第八按键作为按键输入单元产生按键输入信号，第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第一施密特触发器和第二施密特触发器构成消抖电路，消除按键输入单元中各个按键按下时产生的抖动，得到精确的输入信号输送给并串转换电路，并串转换电路的输出端与数字电路系统实验箱的FPGA/CPLD目标板连接，对于该并串转换电路，当移位寄存器的第1脚和第23脚接入的电平为高电平时，该并串转换电路工作在并行输入模式，当存储器的第1脚接入的电平为低电平，存储器的第23脚接入的电平为高电平时，该并串转换电路工作在串行左移模式，当有按键输入单元中有按键被按下时，此时八输入与非门的输出端输出低电平，此时计数器输出端都置零，计数器的第14脚输出也为低电平，二输入与非门的输出端为高电平，此时移位寄存器的第1脚为高电平，移位寄存器开始对按键输入信号进行锁存，当按键松开时，此时八输入与非门的输出端为高电平，二输入与非门的输出端为低电平，此时移位寄存器的第1脚变为低电平，移位寄存器开始将寄存的数据进行左移输出，与此同时，计数器开始计数，当计数器到十六个脉冲后，计数器的第14脚为高电平，这时计数器的使能端(第10脚)无效且移位寄存器的第1脚为高电平，计数器停止计数，移位寄存器也停止左移，又由于计数器的第14脚的计数脉冲信号时间长度相当于移位寄存器的16个时钟信号的时间长度，即计数器的第14脚的高电平或低电平为移位寄存器8个时钟信号时间长度，所以当计数器完成一个周期计数时，移位寄存器刚好将八个按键信号完整发送出去，而且也只有在按键松开的瞬间，移位寄存器才将缓存的按键信号进行并行转串行进行发送，确保了每个按键动作期间内移位寄存器的第4脚只发送一次信号，由此，并串转换电路的输出端将信号发送给数字电路系统实验箱的FPGA/CPLD目标板进行处理，实现按键信号的输出，本实用新型仅仅需要占用FPGA/CPLD目标板的一个引脚就完成了对8个按键的输入信号的控制，大大节约了FPGA/CPLD目标板的引脚资源，提高数字电路系统实验箱的可扩展性。
附图说明
图1为本实用新型的数字电路系统实验箱的输入模块的按键扫描电路的电路图；
图2为本实用新型的数字电路系统实验箱的输入模块的并串转换电路的电路图；
图3为本实用新型的数字电路系统实验箱的输入模块的时钟产生电路的电路图。
具体实施方式
以下结合附图实施例对本实用新型作进一步详细描述。
实施例一：如图1和图2所示，一种数字电路系统实验箱的输入模块，包括按键扫描电路、并串转换电路和用于给并串转换电路提供时钟信号S_clk0的时钟产生电路；按键扫描电路包括第一按键KEY1、第二按键KEY2、第三按键KEY3、第四按键KEY4、第五按键KEY5、第六按键KEY6、第七按键KEY7、第八按键KEY8、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第一施密特触发器S1和第二施密特触发器S2，第一施密特触发器S1和第二施密特触发器S2的型号均为CD4093；第一按键KEY1的一端、第一电容C1的一端、第二按键KEY2的一端、第二电容C2的一端、第三按键KEY3的一端、第三电容C3的一端、第四按键KEY4的一端、第四电容C4的一端、第五按键KEY5的一端、第五电容C5的一端、第六按键KEY6的一端、第六电容C6的一端、第七按键KEY7的一端、第七电容C7的一端、第八按键KEY8的一端和第八电容C8的一端均接地，第一按键KEY1的另一端、第一电容C1的另一端和第一电阻R1的一端分别与第一施密特触发器S1的第1脚连接，第二按键KEY2的另一端、第二电容C2的另一端和第二电阻R2的一端分别与第一施密特触发器S1的第5脚连接，第三按键KEY3的另一端、第三电容C3的另一端和第三电阻R3的一端分别与第一施密特触发器S1的第8脚连接，第四按键KEY4的另一端、第四电容C4的另一端和第四电阻R4的一端分别与第一施密特触发器S1的第12脚连接，第五按键KEY5的另一端、第五电容C5的另一端和第五电阻R5的一端分别与第二施密特触发器S2的第1脚连接，第六按键KEY6的另一端、第六电容C6的另一端和第六电阻R6的一端分别与第二施密特触发器S2的第5脚连接，第七按键KEY7的另一端、第七电容C7的另一端和第七电阻R7的一端分别与第二施密特触发器S2的第8脚连接，第八按键KEY8的另一端、第八电容C8的另一端和第八电阻R8的一端分别与第二施密特触发器S2的第12脚连接，第一电阻R1的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端、第七电阻R7的另一端和第八电阻R8的另一端均接入电源VCC，第一施密特触发器S1的第3脚为按键扫描电路的第一输出端，第一施密特触发器S1的第4脚为按键扫描电路的第二输出端，第一施密特触发器S1的第10脚为按键扫描电路的第三输出端，第一施密特触发器S1的第11脚为按键扫描电路的第四输出端，第二施密特触发器S2的第3脚为按键扫描电路的第五输出端，第二施密特触发器S2的第4脚为按键扫描电路的第六输出端，第二施密特触发器S2的第10脚为按键扫描电路的第七输出端，第二施密特触发器S2的第11脚为按键扫描电路的第八输出端；并串转换电路包括型号为SN74198的移位寄存器U1、型号为74LS161的计数器U2、非门T1、二输入与非门A1和八输入与非门B1，二输入与非门A1具有第一输入端、第二输入端和输出端，八输入与非门B1具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端、第七输入端、第八输入端和输出端，移位寄存器U1的第3脚和八输入与非门B1的第一输入端连接且其连接端为并串转换电路的第一输入端，并串转换电路的第一输入端和按键扫描电路的第一输出端连接，移位寄存器U1的第5脚和八输入与非门B1的第二输入端连接且其连接端为并串转换电路的第二输入端，并串转换电路的第二输入端和按键扫描电路的第二输出端连接，移位寄存器U1的第7脚和八输入与非门B1的第三输入端连接且其连接端为并串转换电路的第三输入端，并串转换电路的第三输入端和按键扫描电路的第三输出端连接，移位寄存器U1的第9脚和八输入与非门B1的第四输入端连接且其连接端为并串转换电路的第四输入端，并串转换电路的第四输入端和按键扫描电路的第四输出端连接，移位寄存器U1的第15脚和八输入与非门B1的第五输入端连接且其连接端为并串转换电路的第五输入端，并串转换电路的第五输入端和按键扫描电路的第五输出端连接，移位寄存器U1的第17脚和八输入与非门B1的第六输入端连接且其连接端为并串转换电路的第六输入端，并串转换电路的第六输入端和按键扫描电路的第六输出端连接，移位寄存器U1的第19脚和八输入与非门B1的第七输入端连接且其连接端为并串转换电路的第七输入端，并串转换电路的第七输入端和按键扫描电路的第七输出端连接，移位寄存器U1的第21脚和八输入与非门B1的第八输入端连接且其连接端为并串转换电路的第八输入端，并串转换电路的第八输入端和按键扫描电路的第八输出端连接，八输入与非门B1的输出端、二输入与非门A1的第一输入端和计数器U2的第1脚连接，二输入与非门A1的第二输入端、计数器U2的第10脚和非门T1的输出端连接，非门T1的输入端和计数器U2的第14脚连接，移位寄存器U1的第1脚和二输入与非门A1的输出端连接，移位寄存器U1的第23脚接入电源VCC，移位寄存器U1的第11脚和计数器U2的第2脚连接且其连接端为并串转换电路的时钟端，并串转换电路的时钟端用于接入时钟信号S_clk0，移位寄存器U1的第4脚为并串转换电路的输出端。
实施例二：本实施例与实施例一基本相同，区别仅在于：如图3所示，本实施例中，时钟产生电路包括晶振Y1、第九电阻R9、第十电阻R10、第九电容C9、第十电容C10和型号为CD4060的振荡器U3；第九电容C9的一端和第十电容C10的一端均接地，第九电容C9的另一端、晶振Y1的一端、第九电阻R9的一端和振荡器U3的第11脚连接，第十电容C10的另一端、晶振Y1的另一端和第十电阻R10的一端连接，第十电阻R10的另一端、第九电阻R9的另一端和振荡器U3的第10脚连接，振荡器U3的第3脚为时钟产生电路的输出端，用于输出时钟信号S_clk0。