一种占空比校准电路的制作方法

本申请涉及信号处理技术领域，尤其涉及一种占空比校准电路。

背景技术：

在高速数字系统中，高速时钟信号的占空比抖动会导致系统工作不稳定，需要加入占空比校准电路(duty cycle correction,DCC)来解决高速时钟的占空比抖动问题，将输入时钟的占空比纠正到50％，保证系统的正常工作。

目前常用的一种占空比校准电路为数字开环结构的占空比校准电路，包括延迟线、逻辑控制模块和相位插值模块(phase interpolation，PI)。其中延迟线由多个延时单元(delay cell)串联组成，用于将输入信号的相位延时单位时间。逻辑控制模块，利用待校准信号和经每个延时单元延时后的信号，确定待校准信号的下降沿，得到下降沿状态检测信号。相位插值模块再根据下降沿状态检测信号和待校准信号实现待校准信号的占空比进行校准。

由于占空比的校准精度与每个延时单元的延时时间相关，对高频信号而言，校准的高精度需要延时单元的延时时间短；而对低频信号而言，若延时单元的延时时间短，则又需要数量较多的延时单元以实现占空比校准的高精度，占空比校准电路占用的面积大。

技术实现要素：

为了解决现有技术问题，本申请实施例提供了一种占空比校准电路，能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。

本申请实施例提供的一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；

所述延迟线串联有多个子延迟线，每个所述子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间，每个子延迟线的总延迟时间根据待校准信号的工作频率确定；所述延迟线用于对所述待校准信号进行延时；

所述下降沿检测模块，用于根据所述待校准信号的频率从所述延迟线上获得所述待校准信号的多个延时信号，并根据所述待校准信号和每个所述延时信号检测所述待校准信号的下降沿，得到下降沿状态检测信号；

所述相位插值模块，用于根据所述待校准信号和所述下降沿状态检测信号，获得校准后的信号。

可选的，所述下降沿检测模块包括多个与所述延时单元一一对应的逻辑控制子模块；

所述逻辑控制子模块，用于根据接收的控制信号，切换至空闲状态或工作状态，在处于工作状态时接收对应延时单元输出的延时信号和所述待校准信号，并根据接收到的延时信号和所述待校准信号，进行是否出现下降沿状态的检测；

其中，所述控制信号根据所述待校准信号的频率确定；所述下降沿状态具体为当所述接收到的延时信号处于低电平时，所述待校准信号从高电平切换至低电平；

第一个所述逻辑控制子模块，还用于当检测到所述下降沿状态出现时，将所述接收到的延时信号作为所述下降沿状态检测信号输出至所述相位插值模块；

第k个所述逻辑控制子模块，还用于当检测到所述下降沿状态出现且前面处于工作状态的逻辑控制子模块均未检测到所述下降沿状态出现时，将所述接收到的延时信号作为所述下降沿状态检测信号输出至所述相位插值模块；k为大于1的整数。

可选的，

所述逻辑控制子模块，具体用于在处于空闲状态或未检测到所述下降沿状态出现时输出第一状态的占用信号至后一个所述逻辑控制子模块；在检测到所述下降沿状态出现时，输出第二状态的占用信号至后一个所述逻辑控制子模块；还用于在处于工作状态且接收到第一状态的占用信号时，根据接收到的延时信号和所述待校准信号，进行是否出现所述下降沿状态的检测；还用于在接收到第二状态的占用信号时，继续向后一个逻辑控制子模块发送第二状态的占用信号。

可选的，所述逻辑控制子模块，包括：D触发器、逻辑处理电路、传输电路和控制电路；

所述D触发器的D端连接所述待校准信号，所述D触发器的时钟输入端连接对应延时单元输出的延时信号，所述D触发器的Q端连接所述逻辑处理电路的第一输入端；

所述逻辑处理电路的第二输入端连接前一个逻辑控制子模块中D触发器的Q端，所述逻辑处理电路的第三输入端连接前一个逻辑控制子模块中逻辑处理电路的第一输出端，所述逻辑处理电路的第一输出端连接后一个逻辑控制子模块中逻辑处理电路的第三输入端，所述逻辑处理电路的第二输出端连接所述传输电路的控制端；

所述逻辑处理电路，用于当前一个逻辑控制子模块中D触发器的Q端输出第一使能信号的第一状态、所述前一个逻辑控制子模块中逻辑处理电路的第一输出端输出所述占用信号的第一状态、所述D触发器的Q端输出第一使能信号的第二状态时，输出第二状态的第二使能信号至所述传输电路的控制端，并输出第二状态的占用信号至所述后一个逻辑控制子模块中逻辑处理电路的第三输入端；还用于当所述前一个逻辑控制子模块中逻辑处理电路的第一输出端输出占用信号的第二状态时，或者，当所述D触发器的Q端输出第一使能信号的第一状态时，输出第一状态的第二使能信号至所述传输电路的控制端，并输出第一状态的占用信号至所述后一个逻辑控制子模块中逻辑处理电路的第三输入端；

所述传输电路，用于当接收到第二状态的第二使能信号时，将对应延时单元输出的延时信号输出至所述相位插值模块；

所述控制电路用于根据所述控制信号，输出占用信号的第一状态或第二状态以控制所述逻辑处理电路处于工作状态或空闲状态。

可选的，所述逻辑处理电路，具体包括：第一反相器、第二反相器、第三反相器、第一与非门、第二与非门、第三与非门和第四与非门；

所述第一反相器的输入端连接所述前一个逻辑控制子模块中D触发器的 Q端，所述第一反相器的输出端连接所述第一与非门的第一输入端；

所述第一与非门的第二输入端连接所述第二反相器的输出端，所述第一与非门的输出端连接所述第二与非门的第一输入端；

所述第二反相器的输入端连接所述前一个逻辑控制子模块中逻辑处理电路的第一输出端；

所述第二与非门的第二输入端连接所述第三反相器的输出端，所述第二与非门的输出端连接所述传输电路的控制端；

所述第三反相器的输入端连接所述D触发器的Q端；

所述第三与非门的第一输入端连接所述第三反相器的输入端，所述第三与非门的第二输入端连接所述前一个逻辑控制子模块中D触发器的Q端，所述第三与非门的输出端连接所述第四与非门的第一输入端；

所述第四与非门的第二输入端连接所述第二反相器的输出端，所述第四与非门的输出端连接所述后一个逻辑控制子模块中逻辑处理电路的第三输入端。

可选的，还包括：频率检测模块；

所述频率检测模块，用于检测所述待校准信号的频率；还用于并根据预先得到的配置表，确定所述待校准信号的频率所属的频率范围，并输出确定出的频率范围所对应的控制信号至每个所述逻辑控制子模块，以使所述逻辑控制子模块处于空闲状态或工作状态；

其中，所述配置表包括频率范围与控制信号的一一对应关系。

可选的，所述相位插值模块，包括：第四反相器和相位插值器；

所述下降沿状态检测信号经所述第四反相器输入所述相位插值器；

所述相位插值器，用于根据所述待校准信号和所述第四反相器的输出信号，获得所述校准后的信号；

所述频率检测模块，还用于根据所述待校准信号的频率，发送配置信号至所述相位插值器，以设置所述相位插值器的插值范围。

可选的，所述相位插值器，包括多组反相器集合，每组所述反相器集合与所述配置表包括频率范围一一对应；每组所述反相器集合包括两个并联的并联反相器以及与所述两个并联的反相器串联的串联反相器；

每组所述反相器集合中两个并联反相器的输入端分别连接所述待校准信号和所述第四反相器的输出端，所述两个并联反相器的输出端连接所述串联反相器的输入端，所述串联反相器的输出端输出校准后的信号；

所述频率检测模块，具体用于根据所述待校准信号的频率，控制任意一组所述反相器集合处于工作状态。

可选的，

每个所述子延迟线对应所述配置表中的一个频率范围，且前一个所述子延迟线对应的频率范围大于后一个所述子延迟线对应的频率范围。

可选的，

第一个所述子延迟线到第m个子延迟线的总延迟时间大于或等于所述第 m个子延迟线对应频率范围内最低频率信号正半周期的最大时长，m为大于1 的正整数。

与现有技术相比，本申请至少具有以下优点：

在本申请实施例中，占空比校准电路包括延迟线、下降沿检测模块和相位插值模块，其中，延迟线用于对待校准信号进行延时，其上串联有多个子延迟线，每个子延迟线包括一个或多个串联的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间。每个子延迟线的总延迟时间根据待校准信号的工作频率确定，当待校准信号的频率较高时，可以利用前一个或多个子延迟线上延迟时间较小的延时单元延时得到的延时信号检测待校准信号的下降沿，保证高频信号的校准精度；而当待校准信号的频率较低时，利用后一个或多个子延迟线上单位延时较大延时单元延时得到的多个延迟信号检测待校准信号的下降沿，也可以保证对低频信号的校准精度。并且，后面的子延迟线上延时单元的延迟时间长，减少了延迟线上所需延迟单元的数量同时也相应的减少了对应的控制逻辑电路面积。本申请实施例提供的占空比校准电路，可以在不降低由相位插值模块根据待校准信号和下降沿状态检测信号获得的校准后信号的校准精度的前提下，通过对延迟线进行区域的划分和逻辑控制电路的配置，增加低频信号所用延时单元的延时时间，能够显著减小电路的功耗和面积，提高电路的面积效率和能量效率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有的一种占空比校准电路的电路拓扑；

图2为经图1所示的延迟线延时后的信号时序图；

图3为本申请实施例提供的一种占空比校准电路的结构示意图；

图4为本申请具体实施例提供的一种延迟线的示意图；

图5a-图5c为本申请具体实施例中用于下降沿检测的延时信号的示意图；

图6为本申请具体实施例中相位插值器的工作原理时序图；

图7为本申请实施例提供的另一种占空比校准电路的结构示意图；

图8为本申请具体实施例提供的逻辑控制子模块的结构示意图；

图9为本申请具体实施例提供的逻辑处理电路的结构示意图；

图10为本申请具体实施例提供的相位插值模块的结构示意图；

图11为本申请具体实施例提供的相位插值器的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A 和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a 和b和c”，其中a，b，c可以是单个，也可以是多个。

为了便于理解，下面首先介绍一种现有的数字开环结构的占空比校准电路及其工作原理。

参见图1，该图为现有的一种占空比校准电路的电路拓扑。

数字开环结构的占空比校准电路，主要由延迟线、逻辑控制电路和插值电路组成。其中，延迟线由多个延时单元串联构成，每个延时单元将输入的信号延时单位时间τ得到延时后的信号。每个延时单元的输出还连接对应的逻辑控制电路，用于检测待校准信号的下降沿。

作为一个示例，将待校准信号CLK_IN为输入延迟线的第一个延时单元后，各个延迟单元输出至逻辑控制电路的信号时序图如图2所示，其中第a个延时单元输出的信号为CLK[a]。逻辑控制电路具体通过判断在延时后的信号 CLK[a]为低电平时，待校准信号是否由高电平切换至低电平，从而确定是否检出下降沿状态的出现，来对待校准信号的下降沿进行检测。

继续参见图2，假设第n+1个延迟单元所对应的逻辑控制电路检出下降沿状态出现，则将CLK[n+1]作为下降沿状态检测信号输出至插值电路。下降沿状态检测信号表示了待校准信号出现下降沿的时刻。插值电路对反相的下降沿状态检测信号/CLK[n+1]和待校准信号CLK_IN进行相位插值计算，得到校准后的信号。假设待校准信号CLK_IN的负半周期长度为A，时钟周期为T，检测到的下降沿状态检测信号CLK[n+1]与待校准信号CLK_IN之间的相位差为 B＝N*τ，即取反后的/CLK[n+1]的下降沿与CLK_IN下降沿之间的差为 (A+B-T)。/CLK[n+1]的负半周期长度为(T-A)，CLK_IN的下一个上升沿和 /CLK[n+1]上升沿之间为(A-B)，插值后得到校准后的信号的占空比为 0.5*(A+B-T)+(T-A)+0.5(A-B)＝0.5T，实现了对CLK_IN占空比的校准。

为了满足不同频率的待校准信号下降沿状态检测的需求，一般需要将延迟线的总延时时间设置为大于待校准信号正半周期的最大时长。由于占空比校准的精度与下降沿状态检测的精度相关，即与延迟线上延时单元延迟的单位时间τ相关。若将单位时间τ设置的较小以保证高频信号的校准精度，则为了满足频率较低的信号下降沿状态检测需求，则需设置数量较多的延时单元和对应的逻辑控制电路，导致占空比校准电路的功耗高和占用面积大。

为了解决上述问题，在不牺牲占空比校准精度的前提下，减小电路的功耗和面积，本申请实施例提供了一种占空比校准电路，通过对延迟线上延时单元进行子延迟线的划分和逻辑控制电路的配置，随着延迟线的延伸增大每个子延迟线中延迟单元的延迟时间，从而可以显著减小电路功耗和面积，提高电路的面积效率和能量效率。

需要说明的是，本申请实施例提供的占空比校准电路，不仅可以应用于时钟信号占空比的校准，还可以适用于对其他信号的占空比校准，本申请实施例不进行限定。在一个具体的例子中，本申请实施例提供的占空比校准电路适用于NAND闪存的数据通路电路NV-DDR2和NVDDR3模式下RE差分信号的校准。在数据读出时，RE差分信号相当于差分时钟信号，外部输入的RE信号由于NAND闪存内部的影响占空比会发生抖动，会影响数据读出的有效窗口时间，随着工作频率的增加，影响会越来越严重，需要时钟占空比校准电路来校准RE信号。

基于上述思想，为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

参见图3，该图为本申请实施例提供的一种占空比校准电路的结构示意图。

本申请实施例提供的占空比校准电路，包括：延迟线10、下降沿检测模块20和相位插值模块30；

延迟线10用于对待校准信号CLK_IN进行延时，其中串联有多个子延迟线；每个子延迟线均包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间，每个子延迟线的总延迟时间根据待校准信号的工作频率确定。

这里需要说明的是，前一个子延迟线输出的延时信号与待校准信号CLK_IN之间的时延小于后一个子延迟线与待校准信号CLK_IN之间的时延。即，前一个子延迟线与延迟线10输入端之间间隔的延时单元的数量小于后一个子延迟线与延迟线10输入端之间间隔的延时单元的数量。

作为一个示例，如图4所示，延迟线10包括逐一串联的三个子延迟线：第一子延迟线11、第二子延迟线12和第三子延迟线13。前一个子延迟线可以是第一子延迟线11，后一个子延迟线可以是第二子延迟线12；或者，前一个子延迟线可以是第二子延迟线12，后一个子延迟线可以是第三子延迟线13。

在本申请实施例中，将待校准信号CLK_IN通过延迟线10的输出端输入延迟线10后，由于随着延迟线10的延伸，延迟线10上每个子延迟线内延时单元的延迟时间逐渐增大，且子延迟线的总延迟时间与待校准信号CLK_IN的频率相关，则在对高频信号的占空比校准时，可以由前面的一个或多个子延迟线中延时单元得到多个延时信号进行下降沿的检测，延迟单元的单位延时小，可以保证高频信号占空比校准的高精度。而低频信号的下降沿检测时对延时单元的延迟时间要求不高，延迟时间较大的延时单元也可保证占空比校准的精度，在本申请实施例中，对低频信号的占空比校准时，扩展到后面的一个或多个子延迟线中单位延迟大的延迟单元进行延时，不仅可以保证对低频信号占空比校准的精度，还减少了所需的延时单元的数量，减少了占空比校准电路的占用面积。

继续参见图4，延迟线10包括逐一串联的三个子延迟线：第一子延迟线 11、第二子延迟线12和第三子延迟线13。第一子延迟线11包括4个串联且延迟时间均为τ的延迟单元DC1，第二子延迟线12包括2个串联且延迟时间均为2τ的延迟单元DC2，第三子延迟线13包括一个延迟时间为3τ的延迟单元DC3。由于高频信号下降沿检测时，为保证检测的精度所需延迟信号的单位延时短、总延迟时间短，前几个子延迟线中延迟时间小的延时单元DC，如第一子延迟线11中四个延迟时间为τ的延迟单元DC1即可以满足高频信号下降沿状态检测的需求；而低频信号下降沿检测时，为保证检测的精度所需延迟信号的单位延时可以较长、总延迟时间长，后几个子延迟线中延时单元DC的延迟时间大(如第二子延迟线12中两个延迟时间为2τ的延迟单元DC2、第三子延迟线13中延迟时间为4τ的延迟单元DC3)，即增大了与待校准信号CLK_IN之间的延时超出高频信号正半周期的最大时长的每个延迟单元的延迟时间，减少了低频信号所需延迟单元DC的数量，又可以在减少延迟线10 长度和对应逻辑电路数量的基础上，满足低频信号下降沿状态检测的需求，从而在保证校准精度的基础上实现了对占空比电路功耗的占用面积的降低。

实际应用中，延迟线10包括的子延迟线的数量以及子延迟线内每个延时单元DC的延迟时间，可以根据实际需要校准信号的频率进行具体的设定，本申请实施例不进行限定，这里也不再一一列举。

下降沿检测模块20，用于根据待校准信号CLK_IN的频率从延迟线10上获得待校准信号CLK_IN的多个延时信号CLK[M]，并根据待校准信号 CLK_IN和每个延时信号CLK[M]检测待校准信号CLK_IN的下降沿，得到下降沿状态检测信号CLK_DOWN。

在本申请实施例中，待校准信号CLK_IN输入至延迟线10进行延时，下降沿检测模块20可以以待校准信号CLK_IN的频率为依据，有选择的在延迟线10上多个延时单元的输出端获取该延时单元延迟后的延时信号CLK[M]与待校准信号CLK_IN进行比对从而实现对待校准信号CLK_IN的下降沿的检测。

例如，当待校准信号CLK_IN的频率较高时，可以根据待校准信号CLK_IN 的频率从延迟线10的前一个或多个子延迟线上延迟时间较小的延时单元的输出端获得多个延时信号CLK[M]进行下降沿的检测，保证对高频信号下降沿检测和占空比校准的精度；而当待校准信号CLK_IN的频率较低时，在获得前一个或多个子延迟线上延迟时间较小的延时单元的输出端获得多个延时信号 CLK[M]可能不足完成下降沿的检测，从而可以根据待校准信号CLK_IN的频率继续从延迟线10的后一个或多个子延迟线上延迟时间较大的延时单元的输出端获得一个或多个延迟信号CLK[M]进行下降沿的检测，保证对低频信号下降沿检测和占空比校准的精度。一般来说，获取到的多个延时信号CLK[M] 与待校准信号CLK_IN之间的最大延时应大于或等于待校准信号CLK_IN正半周期的最大时长。

继续以图4示出的延迟线为例，当待校准信号CLK_IN为低频信号时，下降沿检测模块20可以从第一子延迟线11中获得4个与待校准信号CLK_IN之间延时分别为τ、2τ、3τ和4τ的延时信号来实现对待校准信号CLK_IN下降沿的检测，如图5a所示；当待校准信号CLK_IN为中频信号时，下降沿检测模块20从第一子延迟线11和第二子延迟线12中获得4个与待校准信号 CLK_IN之间延时分别为2τ、4τ、6τ和8τ的延时信号来实现对待校准信号 CLK_IN下降沿的检测，如图5b所示；当待校准信号CLK_IN为低频信号时，下降沿检测模块20从第一子延迟线11、第二子延迟线12和第三子延迟线13 中获得3个与待校准信号CLK_IN之间延时分别为4τ、8τ和11τ的延时信号来实现对待校准信号CLK_IN下降沿的检测，如图5c所示。下面将详细说明下降沿检测模块20具体如何根据待校准信号CLK_IN的频率从延迟线10上获得多个延时信号CLK[M]，这里先不赘述。

相位插值模块30，用于根据待校准信号CLK_IN和下降沿状态检测信号 CLK_DOWN，获得校准后的信号CLK_OUT。

作为一个示例，相位插值模块具体可以包括：反相器和相位插值器PI；

下降沿状态检测信号CLK_DOWN经反相器得到反相后的信号 /CLK_DOWN后输入相位插值器；相位插值器PI根据待校准信号CLK_IN和反相后的信号/CLK_DOWN，获得校准后的信号CLK_OUT。

实际应用中，可以利用任意一种相位插值器PI得到校准后的信号 CLK_OUT，本申请实施例不进行限定。

在一个例子中，参见图6，该图为本申请实施例中相位插值器的工作原理时序图。相位插值器PI根据待校准信号CLK_IN和反相后的下降沿状态检测信号/CLK_DOWN得到插值信号Spi，再将插值信号Spi上升沿中点作为校准后的信号CLK_OUT下降沿的起点，实现对待校准信号CLK_IN占空比的校准，得到占空比为50％的校准后的信号CLK_OUT。实际应用中，相位插值器PI 可以利用反相器上下两个开关管驱动能力的不同得到插值信号Spi。

在本申请实施例中，占空比校准电路包括延迟线、下降沿检测模块和相位插值模块，其中，延迟线用于对待校准信号进行延时，其上串联有多个子延迟线，每个子延迟线包括一个或多个串联的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间。每个子延迟线的总延迟时间根据待校准信号的工作频率确定，当待校准信号的频率较高时，可以利用前一个或多个子延迟线上延迟时间较小的延时单元延时得到的延时信号检测待校准信号的下降沿，保证高频信号的校准精度；而当待校准信号的频率较低时，利用后一个或多个子延迟线上单位延时较大延时单元延时得到的多个延迟信号检测待校准信号的下降沿，也可以保证对低频信号的校准精度。并且，后面的子延迟线上延时单元的延迟时间长，减少了延迟线上所需延迟单元的数量同时也相应的减少了对应的控制逻辑电路面积。本申请实施例提供的占空比校准电路，可以在不降低由相位插值模块根据待校准信号和下降沿状态检测信号获得的校准后信号的校准精度的前提下，通过对延迟线进行区域的划分和逻辑控制电路的配置，增加低频信号所用延时单元的延时时间，能够显著减小电路的功耗和面积，提高电路的面积效率和能量效率。

上述内容对本申请实施例提供的占空比校准电路的结构和原理进行整体的说明，下面结合具体的例子逐一进行详细说明。

参见图7，该图为本申请实施例提供的另一种占空比校准电路的结构示意图。

在本申请实施例一些可能的实现方式中，下降沿检测模块20包括多个与延时单元DC一一对应的逻辑控制子模块21；

逻辑控制子模块21，用于根据接收的控制信号Ctrl，切换至空闲状态或工作状态，在处于工作状态时接收对应延时单元输出的延时信号和待校准信号 CLK_IN，并根据接收到的延时信号和待校准信号CLK_IN，进行是否出现下降沿状态的检测；

第一个逻辑控制子模块21[1]，还用于当检测到下降沿状态出现时，将接收到的延时信号作为下降沿状态检测信号输出至相位插值模块30；

第k个逻辑控制子模块21[k]，还用于当检测到下降沿状态出现且前面处于工作状态的逻辑控制子模块均未检测到下降沿状态出现时，将接收到的延时信号作为下降沿状态检测信号输出至相位插值模块30；k为大于1的整数。

其中，控制信号Ctrl根据待校准信号CLK_IN的频率确定；下降沿状态具体为当接收到的延时信号处于低电平时，待校准信号CLK_IN从高电平切换至低电平。例如在图2所示的例子中，当CLK[n+1]处于低电平状态时，待校准信号CLK_IN从高电平切换至低电平，即检出到下降沿状态出现。

需要说明的是，第一个逻辑控制子模块21[1]指的是与延迟线10输入端后串联连接的第一个延时单元所对应的逻辑控制子模块，接收第一个延时单元输出的延时信号和待校准信号CLK_IN，以进行是否出现下降沿状态的检测。同理，第k个逻辑控制子模块21[k]指的是与延迟线10输入端后串联连接的第k 个延时单元所对应的逻辑控制子模块，接收该第k个延时单元输出的延时信号和待校准信号CLK_IN，以进行是否出现下降沿状态的检测。第k个逻辑控制子模块21[k]前面处于工作状态的逻辑控制子模块指的是处于工作状态的第 k-p个逻辑控制子模块，p为大于0且小于k的整数。

在本申请实施例中，工作状态具体指的是逻辑控制子模块21根据对应延时单元输出的延时信号与待校准信号CLK_IN进行是否出现下降沿状态的检测；空闲状态则指的是逻辑控制子模块21不进行是否出现下降沿转台的检测或不输出是否出现下降沿状态的检测结果至相位插值模块30。由控制信号控制根据待校准信号CLK_IN的频率确定的、无需进行下降沿检测的逻辑控制子模块21切换至空闲状态，可以减少下降沿检测模块20整体的功耗。在一个具体的例子中，逻辑控制子模块21切换至空闲状态具体可以是关闭，如将逻辑控制子模块21的供电电源关闭或切断；也可以是短路，无论对应延时单元输出的延时信号和待校准信号CLK_IN处于何种状态，该逻辑控制子模块21均得到未检出下降沿状态出现的结果。

在本申请实施例一些可能的实现方式中，逻辑控制子模块21，具体用于在处于空闲状态或未检测到下降沿状态出现时输出第一状态的占用信号至后一个逻辑控制子模块；在检测到下降沿状态出现时，输出第二状态的占用信号至后一个逻辑控制子模块；还用于在处于工作状态出现且接收到第一状态的占用信号时，根据接收到的延时信号和待校准信号，进行是否出现下降沿状态的检测；还用于在接收到第二状态的占用信号时，继续向后一个逻辑控制子模块发送第二状态的占用信号。需要说明的是，该逻辑控制子模块21对应的延时单元输出端连接的延时单元，即为后一个逻辑控制子模块所对应的延时单元。

在本申请实施例中，第一状态代表“非”、第二状态代表“是”，可以分别由高电平和低电平表示。实际应用中，可以根据具体情况设定占用信号的第一状态和第二状态的表现形式，例如，占用信号的第一状态(即“非”)可以是高电平，占用信号的第二状态(即“是”)可以是低电平，本申请对此不进行限定。

以图7为例说明，假设逻辑控制子模块21[1]处于空闲状态，其输出第一状态的占用信号至逻辑控制子模块21[2]；逻辑控制子模块21[2]处于工作状态，进行是否出现下降沿状态的检测但未检出下降沿状态出现，继续输出第一状态的占用信号至逻辑控制子模块21[3]；逻辑控制子模块21[3]处于空闲状态，其输出第一状态的占用信号至逻辑控制子模块21[4]，依次类推，直到逻辑控制子模块21[k-2]仍未检出下降沿状态出现输出第一状态的占用信号至逻辑控制子模块21[k-1]。逻辑控制子模块21[k-1]处于工作状态，进行是否出现下降沿状态的检测并检测出下降沿状态出现，输出第二状态的占用信号至逻辑控制子模块21[k]，表示以检出下降沿状态出现；逻辑控制子模块21[k]继续向后面的逻辑控制子模块输出第二状态的占用信号，避免下降沿状态的重复检出导致占空比校准电路出错。

在本申请实施例一些可能的实现方式中，继续参见图7，该占空比校准电路还可以包括：频率检测模块40；

频率检测模块40，用于检测待校准信号CLK_IN的频率；还用于并根据预先得到的配置表，确定待校准信号的频率CLK_IN所属的频率范围，并输出确定出的频率范围所对应的控制信号Ctrl至每个逻辑控制子模块21，以使逻辑控制子模块21处于空闲状态或工作状态；

其中，配置表包括频率范围与控制信号Ctrl的一一对应关系。

在一些可能的设计中，延迟线10上每个子延迟线对应配置表中的一个频率范围，且前一个子延迟线对应的频率范围大于后一个子延迟线对应的频率范围。在实际应用中，可以根据待校准信号CLK_IN频率，利用其所属频率范围对应的子延迟线及该子延迟线之前的一个或多个子延迟线来获得下降沿检测用的多个延时信号。具体获得哪些延时单元的输出作为获得下降沿检测用的多个延时信号可以利用控制信号Crtl来选择。可选的，为了保证下降沿检测的准确，在一些可能的实现方式中，第一个子延迟线到第m个子延迟线的总延迟时间大于或等于第m个子延迟线对应频率范围内最低频率信号正半周期的最大时长，m为正整数。

在实际应用中，可以预先根据占空比校准电路的具体应用场景，将需校准的各个信号划分为多个频率范围，并为每个频率范围设置不同的控制信号，以切换每个逻辑控制子模块21处于空闲状态或工作状态，在保证精度的情况下实现下降沿的检测。例如，可以在配置表中设置(100MHz，200MHz)、 (200MHz，300MHz)和(300MHz，400MHz)三个频率范围，并为各个频率范围设置不同的控制信号Ctrl来切换各个逻辑子单元21处于空闲状态或工作状态。

可以理解的是，控制信号Ctrl的数量可以根据配置表中包括的频率范围的个数设定，例如当配置表中设置(100MHz，200MHz)、(200MHz，300MHz) 和(300MHz，400MHz)三个频率范围时，控制信号可以包括第一信号Ctrl1 和第二信号Ctrl2，以便根据利用控制信号的不同状态表示不同的频率范围，控制每个逻辑控制子模块处于空闲状态或工作状态。例如，当第一信号Ctrl1 和第二信号Ctrl2均为低电平(0)时，每个逻辑控制子模块均关闭；当第一信号Ctrl1为低电平、第二信号Ctrl2为高电平时，待校准信号CLK_IN为低频，属于频率范围(100MHz，200MHz)；当第一信号Ctrl1为高电平、第二信号 Ctrl2为低电平时，待校准信号CLK_IN为中频，属于频率范围(200MHz， 300MHz)；当第一信号Ctrl1和第二信号Ctrl2均为高电平时，待校准信号 CLK_IN为高频，属于频率范围(300MHz，400MHz)。以上仅为示例性说明，不应视作对本申请保护范围的限制，实际应用中可以根据具体情况设定，这里不再一一列举。

在本申请实施例中，一旦某个逻辑控制子模块检出下降沿状态时，后续处于工作状态的逻辑控制子模块不再进行下降沿状态的检测，避免下降沿状态的重复检出导致占空比校准电路出错。多个可以根据待校准信号的频率将部分逻辑控制子模块切换为空闲状态，以节约逻辑处理的功耗。

下面举例说明占空比校准电路中逻辑控制子模块的具体结构。

参见图8，该图为本申请具体实施例提供的逻辑控制子模块的结构示意图。

在本申请实施例中，逻辑控制子模块21[i]，可以包括：D触发器801[i]、逻辑处理电路802[i]、传输电路803[i]和控制电路804[i]；i为大于1的整数。

D触发器801[i]的D端连接待校准CLK_IN，D触发器801[i]的时钟输入端连接对应延时单元DC[i]输出的延时信号CLK[i]，D触发器801的Q端连接逻辑处理电路802[i]的第一输入端in1；

逻辑处理电路802[i]的第二输入端in2连接前一个逻辑控制子模块21[i-1] 中D触发器801[i-1]的Q端，逻辑处理电路802[i]的第三输入端in3连接前一个逻辑控制子模块21[i-1]中逻辑处理电路802[i-1]的第一输出端out1，逻辑处理电路802[i]的第一输出端in1连接后一个逻辑控制子模块21[i+1]中逻辑处理电路802[i+1]的第三输入端in3，逻辑处理电路802[i]的第二输出端out2连接传输电路803[i]的控制端；

逻辑处理电路802[i]，用于当前一个逻辑控制子模块21[i-1]中D触发器 801[i-1]的Q端输出第一使能信号Q[i-1]的第一状态、前一个逻辑控制子模块中21[i-1]逻辑处理电路802[i-1]的第一输出端out1输出占用信号C[i-1]的第一状态、D触发器801[i]的Q端输出第一使能信号Q[i]的第二状态时，输出第二状态的第二使能信号S[i]至传输电路803[i]的控制端，并输出第二状态的占用信号C[i]至后一个逻辑控制子模块21[i+1]中逻辑处理电路802[i+1]的第三输入端in3；还用于当前一个逻辑控制子模块21[i-1]中逻辑处理电路802[i-1]的第一输出端out1输出占用信号C[i-1]的第二状态时，或者，当D触发器801[i]的Q 端输出第一使能信号Q[i]的第一状态时，输出第一状态的第二使能信号S[i]至传输电路803的控制端，并输出第一状态的占用信号C[i]至后一个逻辑控制子模块21[i+1]中逻辑处理电路802[i+1]的第三输入端in3；

传输电路803[i]，用于当接收到第二状态的第二使能信号S[i]时，将对应延时单元输出的延时信号CLK[i]输出至相位插值模块30；例如，传输电路803[i] 具体可以是传输门。

可以理解的是，对第一个逻辑控制子模块而言，其逻辑处理电路的第二输入端in2输入的第一使能信号和第三输入端输入的占用信号可以由系统直接给出。

与上面所介绍的占用信号类似，第一状态代表“非”，第二状态代表“是”，可以分别由高电平和低电平表示。实际应用中，可以根据具体情况设定占用信号的第一状态和第二状态的表现形式，例如，信号的第一状态(即“非”)可以是高电平，信号的第二状态(即“是”)可以是低电平；或者，信号的第一状态 (即“非”)可以是低电平，信号的第二状态(即“是”)可以是高电平，每类信号的第一状态和第二状态所对应的电平状态可以不同，本申请对此不进行限定。

结合一个具体的例子详细说明逻辑控制子模块的具体工作原理：

第一个逻辑控制子模块未检出下降沿状态，根据D触发器的工作原理，其Q端输出1(即高电平、“非”)，第一个逻辑处理电路的第一输入端输入为1，第二输入端第一使能信号为系统给出的第一使能初始信号也为1(即高电平、“非”)，第一个逻辑处理电路的第三输入端输入也为系统给出的初始占用信号为1(即高电平、“非”)。第一个逻辑处理电路的第一输出端输出为0(即低电平、“非”)，第一个传输电路不导通，第一个逻辑处理电路的第二输出端输出 1(即高电平、“非”)。

然后，第二个逻辑控制子模块检出下降沿状态，D触发器的Q端输出0 (即低电平、“是”)，第二个逻辑处理电路的第一输入端输入为0；第一个逻辑控制子模块未检出下降沿状态，则第二个逻辑处理电路的第二输入端为1 (即高电平、“非”)；之前的逻辑处理电路未检出下降沿状态，则第二个逻辑处理电路的第三输入端输入1(即高电平、“非”)。第二个逻辑处理电路的第一输出端输出为1(即高电平、“是”)，第二个传输电路导通，将第二个延时单元输出的延时信号输出至相位插值模块，第二个逻辑处理电路的第二输出端输出0(即低电平、“是”)。

之后，无论第三个逻辑控制子模块检出或未检出下降沿状态，由于之前的逻辑处理电路(即第二个逻辑处理电路)检出下降沿状态，则第三个逻辑处理电路的第三输入端输入0(即低电平、“是”)。第三个逻辑处理电路的第一输出端输出为0(即低电平、“非”)，第三个传输电路不导通，第二个逻辑处理电路的第二输出端继续输出0(即低电平、“是”)。

下面举例说明占空比校准电路中逻辑处理电路的具体结构。

参见图9，该图为本申请具体实施例提供的逻辑处理电路的结构示意图。

在本申请实施例中，逻辑处理电路，具体可以包括：第一反相器inv1、第二反相器inv2、第三反相器inv3、第一与非门nand1、第二与非门nand2、第三与非门nand3和第四与非门nand4；

第一反相器inv1的输入端连接前一个逻辑控制子模块中D触发器的Q端 (Q[i-1])，第一反相器inv1的输出端连接第一与非门nand1的第一输入端；

第一与非门nand1的第二输入端连接第二反相器inv2的输出端，第一与非门nand1的输出端连接第二与非门nand2的第一输入端；

第二反相器inv2的输入端连接前一个逻辑控制子模块中逻辑处理电路的第一输出端(C[i-1])；

第二与非门nand2的第二输入端连接第三反相器inv3的输出端，第二与非门nand2的输出端连接传输电路的控制端(S[i])；

第三反相器inv3的输入端连接D触发器的Q端(Q[i])；

第三与非门nand3的第一输入端连接第三反相器inv3的输入端，第三与非门nand3的第二输入端连接前一个逻辑控制子模块中D触发器的Q端(Q[i-1])，第三与非门nand3的输出端连接第四与非门nand4的第一输入端；

第四与非门nand4的第二输入端连接第二反相器inv2的输出端，第四与非门nand4的输出端连接后一个逻辑控制子模块中逻辑处理电路的第三输入端(C[i])。

具体输出逻辑如下表：

控制电路804[i]用于根据控制信号Ctrl，输出占用信号C[i]的第一状态或第二状态以控制逻辑处理电路802[i]处于工作状态或空闲状态。

参照以图5a-5c所示的例子，由于当待校准信号CLK_IN为高频信号时，下降沿检测模块20从第一子延迟线11中获得4个与待校准信号CLK_IN之间延时分别为τ、2τ、3τ和4τ的延时信号来实现对待校准信号CLK_IN下降沿的检测，则前四个延时单元对应的逻辑控制子模块中控制电路在待校准信号 CLK_IN为高频时，输出占用信号C[i]的第一状态控制对应的逻辑处理电路处于工作状态，其余逻辑处理电路处于空闲状态或关闭。

当待校准信号CLK_IN为中频信号时，下降沿检测模块从第一子延迟线 11和第二子延迟线12中获得4个与待校准信号CLK_IN之间延时分别为2τ、 4τ、6τ和8τ的延时信号来实现对待校准信号CLK_IN下降沿的检测，则第一个和第二个延时单元对应的逻辑控制子模块中控制电路在待校准信号 CLK_IN为中频时，输出占用信号C[i]的第二状态控制对应的逻辑处理电路处于空闲状态，第二个、第四-第六个延时单元对应的逻辑控制子模块中控制电路输出占用信号C[i]的第一状态控制对应的逻辑处理电路处于工作状态，其余逻辑处理电路处于空闲状态或关闭。

当待校准信号CLK_IN为低频信号时，下降沿检测模块从第一子延迟线 11、第二子延迟线12和第三子延迟线13中获得3个与待校准信号CLK_IN之间延时分别为4τ、8τ和11τ的延时信号来实现对待校准信号CLK_IN下降沿的检测，则第一-第三个和第五个延时单元对应的逻辑控制子模块中控制电路在待校准信号CLK_IN为中频时，输出占用信号C[i]的第二状态控制对应的逻辑处理电路处于空闲状态，第四个、第六个和第七个延时单元对应的逻辑控制子模块中控制电路输出占用信号C[i]的第一状态控制对应的逻辑处理电路处于工作状态，其余逻辑处理电路处于空闲状态或关闭。

实际应用中，每个逻辑控制子模块中控制电路的控制逻辑可以根据控制信号具体控制逻辑利用一个或多个或非门实现，这里不再赘述。

上述内容对下降沿检测模块的具体结构及工作原理进行了说明，下面将对相位插值模块进行具体说明。

参见图10，该图为本申请具体实施例提供的相位插值模块的结构示意图。

在本申请实施例中，相位插值模块30，具体可以包括：第四反相器inv4 和相位插值器PI；

下降沿状态检测信号CLK_DOWN经第四反相器inv4输入相位插值器PI；

相位插值器PI，用于根据待校准信号CLK_IN和第四反相器inv4的输出信号，获得校准后的信号CLK_OUT。

相位插值器PI的具体工作原理如图6对应的实施例所述，具体参见上面的相关说明即可，这里不再赘述。

为了提高占空比校准的准确度和精度，在本申请实施例一些可能的实现方式中，频率检测模块40还可以用于根据待校准信号CLK_IN的频率，发送配置信号至相位插值器PI，以设置相位插值器PI的插值范围。

具体的，如图11所示，相位插值器，可以包括多组反相器集合(图11以 3组为例示出)，每组反相器集合与配置表包括频率范围一一对应；每组反相器集合包括两个并联的并联反相器pINV以及与两个并联的反相器pINV串联的串联反相器sINV；

每组反相器集合中两个并联反相器pINV的输入端分别连接待校准信号和第四反相器inv4的输出端，两个并联反相器pINV的输出端连接串联反相器 sINV的输入端，串联反相器sINV的输出端输出校准后的信号CLK_OUT；

频率检测模块40，具体用于根据待校准信号CLK_IN的频率，控制任意一组反相器集合处于工作状态，以便利用不同配置的反相器集合对不同频率的信号进行相位插值得到校准后的信号CLK_OUT。

在本申请实施例一些可能的实现方式中，还可以根据待校准信号的频率对相位插值器的插值范围进行设定，使相位插值更适应于待校准信号的频率，提高相位插值的准确度和精度，进而提高了占空比校准的精度。

需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。