高速信号处理系统用上电时序控制电路的制作方法

本实用新型属于数字电路技术领域，具体地，涉及一种用于高速信号处理系统中的上电时序控制电路。

背景技术：

高速信号处理系统的核心是大规模可编程逻辑门阵列(FPGA)和具有并行处理能力的数字信号处理器(DSP)，除此之外还包括DDR、RAM等存储芯片和其他IO电路，高速信号处理系统需要为其芯片和电路提供包括DSP内核IO供电电压DVDD、DSP内核供电电压CVDD、DDR参考电压Vrefs、FPGA内核供电电压VCCINT、辅助供电电压VCCAUX、IO辅助供电电压VCCAUX_IO、RAM块供电电压VCCBRAM、I/O输入电压VIN等供电电压，并且根据选取的芯片和具体电路的不同，通过电路控制各个供电电压的上电顺序。如中国专利201420359531.5公开的一种基于视频信息采集处理的多DSP系统即属于一种高速信号处理系统，该系统提及电源管理模块(401)包括采用TLC7733、TLC7725、TPS3707芯片搭建的监视电源变化的电路，配合外围电路产生+1.2V电源、+1.8V电源、+3.3V电源、+5V电源，同时提及用于各个系统的供电需求复位管理模块(402)是由为系统提供所需复位信号的TPS3808、TPS3350芯片组成的复位电路，为整个系统提供上电复位接口。其公开方案中的电源管理模块并未公开具体实现上电顺序控制部分的电路。

在现有技术中，控制多电源的上电时序的方案主要有以下三种：第一种是利用电源模块的使能端控制；第二种是通过调整电源缓启动电路的时间常数进行控制上电；第三种是利用专用的上电时序控制器。其中，第一种方案是利用前级上电的电源输出控制串联的二极管导通截止，直接控制后端的电源电路使能，该方法的主要特点是电路简单，适合二到三路电源且各个电源基本要求同时上电。由于只是简单的二极管作为开关控制电路，无法控制各路电源上电的时延，且工作不可靠，当电源本身上电时序和期望值相差比较大时容易将二极管烧毁，只适用于简单的上电时序控制；第二种方案是通过调整电源缓启动电路的时间常数进行控制上电，用于多路电源由各分离的电源模块提供的情况，各电源模块采用分离的缓启动电路控制输出电源的上电次序，但由于各模块的启动时间和上电时间各不相同，缓启动电路所设置的时间参数不能适用于不同厂家的电源模块，可控性较差，同时对于先上电的电源电压时由后上电的电源电压转换而成的电源方案，依然无法采用这种方法；第三种方案通过电源上电时序控制器控制各路电源的上电顺序及时序，缺点在于，上电时序控制器相对成本较高，逻辑资源和接口资源相对有限，且需要专用的编程逻辑套件。中国专利201120080943.1提供了一种上电时序控制电路，其电路包括时序控制器和电子开关电路，其中时序控制器的输入端和输出端分别连接到电源和的电子开关电路控制端，通过对时序控制器编程来控制时序控制器的输出信号，以控制所述电子开关电路的接通或断开，以电子开关电路的接通或断开控制被控电源电路的使能端，从而实现对不同被控电源电路所输出的供电电压的上电时序的控制。上述方案的电子开关电路原理易实现，但因使用变压器导致体积大，成本高，并且针对上电顺序控制+5V上电后延迟一段时间输出指定供电电压的功能，由于电子开关电路的本身局限，在延时供电的情况下，瞬态响应特性差，上电期间容易损坏和影响核心器件的寿命，特别是在指定输出+1V及以下电压时，其输出特性容易受到导通电子开关的影响难以可靠上电。

技术实现要素：

本实用新型其目的在于提供一种在以FPGA和DSP为核心的数字信号处理电路系统中实现稳定控制电源上电顺序的电路，特别是满足要求输出供电电压为+1V及其以下电平，并且要求其相对输入电压到达门限值后经过ms级延迟后的高精度输出，具有上电稳定可靠、参数设定方便、结构简单体积小等优点。

本实用新型提供的技术方案是：

一种高速信号处理系统用上电时序控制电路，包括非隔离可调DC/DC电源模块U1和延时可调管理芯片U2；其中，U1的引脚VOADJUST连接电阻R3后与U1的引脚SMARTSYNC、引脚GND和引脚SENSE-共同连接到数字地DGND，U1的引脚TURBOTRANS连接电阻R1后与U1的引脚VO、引脚SENSE+共同连接到供电输出端，U1的引脚VI与供电输入端连接；U2的引脚RESET#与U1的引脚TRACK连接后经电阻R2与供电输入端连接，U2的引脚CT连接电容C2后与U2的引脚GND共同连接到数字地DGND，U2的引脚VDD和U2的引脚SENSE连接后一端连接到供电输入端，另一端接电容C1后连接到数字地DGND。

进一步的，U1的引脚INHIBIT接悬空，U2的引脚MR#接悬空；

进一步的，供电输入端与数字地DGND之间并有钽电解电容，供电输出端与数字地DGND之间并有钽电解电容。

进一步的，U1和U2分别为PTH08T230W和TPS3808G50，在供电输入端电压达到5V后，可以根据设置输出1V以下的电压。

本实用新型的一个方面带来的有益效果是：调整电阻R3的大小，可以得到不同的输出电压，如当电阻R3为20.5KΩ时，输入电源5V经U1得到输出电压1V。

本实用新型的一个方面带来的有益效果是：可以通过调整电容C2的大小来控制输入电源上电达到门限值后，电压1V输出的延迟时间。如当电容C2为470PF时，变换后电压1V相对输入电压5V延迟3.2ms后输出，电容C2越大，延迟时间越大。

附图说明

图1为本实用新型一个实施例的电路原理图；

图2为本实用新型一个实施例中的DC/DC变换电路的原理图；

图3为本实用新型一个实施例中的输出电压延时控制电路的原理图；

图4为本实用新型一个实施例中供电输入端滤波电路的原理图；

图5为本实用新型一个实施例中供电输出端滤波电路的原理图。

具体实施方式

下面结合具体实施例对本实用新型做出进一步详细说明：

如图1所示，本实施例是一种用于高速信号处理系统的上电时序控制电路100，其内部包括一个非隔离可调DC/DC电源模块U1和一个延时可调管理芯片U2，可以实现判断供电输入端Vin的电压到达指定的门限值后，再延时指定时间后，输出指定的稳定电压。本实施例中根据其所在高速信号处理系统的要求，在供电输入端Vin的输入到达5V电压后，经过3.2ms后在供电输出端Vout输出稳定的1V电压，用于向高速信号处理系统的指定的芯片或者电路供电。

如图2所示，本实施例的非隔离可调DC/DC电源模块U1选用PTH08T230W，其输入电压范围可为4.5V～14V，对应输出电压值范围可为0.69V～5.5V，最大提供电流6A，效率可达95％，输出电压精度±1.5％。U1的第7脚VOADJUST接电阻R3后与U1的第1脚SMARTSYNC、第3脚GND、第6脚SENSE-共同连接到数字地DGND，U1第2脚VI接输入电源5V(即供电输入端)，U1第8脚TURBOTRANS脚接电阻R1后与第4脚VO连接并作为U1的输出端1V(即供电输出端)，U1第5脚SENSE+接U1的输出端1V，第10脚INHIBIT悬空，其中输入电源5V端接电容C3～C5，输出1V端接电容C6～C10。

如图3所示，本实施例的延时可调管理芯片U2选用TPS3808G50，是TPS3808系列芯片中固定监视电压值为5V的型号。U2的第1脚RESET#(图中为)与U1的第9脚TRACK连接后(如图3所示网络标号为TRACK_5V)，经电阻R2上拉至输入电源5V，第2脚GND接数字地DGND，第3脚MR#(图中为)接悬空，第4脚CT接电容C2后至数字地DGND，第5脚SENSE与第6脚VDD连接，一端接输入电源5V，另一端接电容C1后至数字地DGND。

图4、图5示出供电输入端与数字地DGND之间的滤波电路以及供电输出端与数字地DGND之间的滤波电路。其中电容C5、C6为钽电解电容。

工作原理

本实施例中，调整电阻R3的大小，可以得到不同的供电输出端的电压，如当电阻R3为20.5KΩ时，输入电源5V经非隔离DC/DC变换器U1得到输出电压1V。可以通过调整电容C2的大小来控制输入电源5V上电达到门限值后，电压1V输出延迟时间。如当电容C2为470PF时，变换后电压1V相对输入电压5V延迟3.2ms后输出，电容C2越大，延迟时间越大。上述选型是针对以下电路参数做出的：电阻R1为5.9KΩ、R2为10KΩ，电容C1为0.1UF、C3与C4均为20UF、钽电解电容C5为330UF、钽电解电容C6为100UF、C7～C10均为47UF。本实施例提供的高速信号处理系统大大降低了因负载瞬态变化带来的电压偏差，增强了输出电压的稳定性，满足了一种大规模FPGA和高速DSP为核心的高速信号处理电路系统的供电电压要求，通过一个典型电路的实例为复杂数字电路中电源电路的设计提供了一种有益的借鉴。

本发明未详述部分为现有技术。