包括AND-NOR或OR-NAND门和反馈路径的用于锁存数据的装置和方法与流程

本申请要求于2017年3月23日在美国专利商标局提交的非临时申请no.15/467,943的优先权和权益，其全部内容通过引用并入本文。

本公开的各方面总体上涉及锁存电路，并且具体地涉及包括and-nor门或or-nand门以及一对反馈路径的用于锁存数据的装置和方法。

背景技术：

锁存电路被配置为在时钟周期的前半部分期间接收数据，并且在时钟周期的后半部分期间锁存数据。驱动锁存电路的时钟信号的最大频率取决于锁存电路的输入与输出之间的传播延迟。减小这种延迟将允许锁存电路以更高的频率操作。

技术实现要素：

以下呈现一个或多个实施例的简要概述，以便提供对这些实施例的基本理解。本概述不是所有预期实施例的广泛概述，并且既不旨在标识所有实施例的关键或重要元素，也不旨在界定任何或所有实施例的范围。其唯一目的是以简化的形式呈现一个或多个实施例的一些概念，作为稍后呈现的更详细描述的序言。

本公开的一个方面涉及一种装置，该装置包括：被配置为基于输入数据信号在输出处生成输出数据信号的and-nor门，其中and-nor门包括被配置为接收输入数据信号的第一and输入；nand门，包括耦合到and-nor门的输出的第一输入、被配置为接收时钟信号的第二输入、以及耦合到and-nor门的第二and输入的输出；以及nor门，包括耦合到and-nor门的输出的第一输入、被配置为接收互补时钟信号的第二输入、以及耦合到and-nor门的nor输入的输出。

本公开的另一方面涉及一种方法，该方法包括：将输入数据信号与第一信号进行逻辑and运算以生成中间数据信号；将中间数据信号与第二信号进行逻辑nor运算以生成输出数据信号；将输出数据信号与时钟信号进行逻辑nand运算以生成第一信号；以及将输出数据信号与互补时钟信号进行逻辑nor运算以生成第二信号。

本公开的另一方面涉及一种装置，该装置包括：被配置为基于输入数据信号在输出处生成输出数据信号的or-nand门，其中or-nand门包括被配置为接收输入数据信号的第一or输入；nand门，包括耦合到or-nand门的输出的第一输入、被配置为接收时钟信号的第二输入、以及耦合到or-nand门的nand输入的输出；以及nor门，包括耦合到or-nand门的输出的第一输入、被配置为接收互补时钟信号的第二输入、以及耦合到or-nand门的第二or输入的输出。

本公开的另一方面涉及一种方法，该方法包括：将输入数据信号与第一信号进行逻辑or运算以生成中间数据信号；将中间数据信号与第二信号进行逻辑nand运算以生成输出数据信号；将输出数据信号与时钟信号进行逻辑nand运算以生成第二信号；以及将输出数据信号与互补时钟信号进行逻辑nor运算以生成第一信号。

为了实现前述和相关目的，一个或多个实施例包括在下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面仅指示可以采用各种实施例的原理的各种方式中的一些，并且描述实施例旨在包括所有这些方面及其等同物。

附图说明

图1a示出了根据本公开的一个方面的示例性锁存电路的示意图。

图1b示出了根据本公开的另一方面的与图1a的锁存电路的操作相关的一组示例性信号的时序图。

图2a示出了根据本公开的一个方面的另一示例性锁存电路的示意图。

图2b示出了根据本公开的另一方面的与图2a的锁存电路的操作相关的另一组示例性信号的时序图。

图3a示出了根据本公开的一个方面的另一示例性锁存电路的示意图。

图3b示出了根据本公开的另一方面的与图3a的锁存电路的操作相关的另一组示例性信号的时序图。

图4示出了根据本公开的另一方面的示例性and-nor门的示意图。

图5示出了根据本公开的另一方面的示例性or-nand门的示意图。

图6示出了根据本公开的另一方面的锁存数据的一种示例性方法的流程图。

图7示出了根据本公开的另一方面的锁存数据的另一示例性方法的流程图。

具体实施方式

以下结合附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括具体细节，以便提供对各种概念的透彻理解。然而，对于本领域技术人员很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免模糊这些概念。

图1a示出了根据本公开的一个方面的示例性锁存电路100的示意图。锁存电路100包括第一反相器i1、第二反相器i2、传输门(pg)和交叉耦合的反相器i3和i4，它们串联耦合在被配置为接收输入数据信号din的输入与被配置为生成输出数据信号dout的输出之间。

传输门pg包括被配置为接收互补时钟信号的控制输入和被配置为接收时钟信号的互补控制输入。反相器i4包括被配置为接收互补时钟信号的互补控制输入和被配置为接收时钟信号clk的控制输入。

图1b示出了根据本公开的另一方面的与锁存电路100的操作相关的一组示例性信号的时序图。时序图包括四(4)行，分别用于描绘时钟信号clk、互补时钟信号输入数据信号din和输出数据信号dout随时间的逻辑状态变化。

在时间t4之前，时钟信号clk处于低逻辑电压并且互补时钟信号处于高逻辑电压。结果，传输门pg导通，并且第四反相器i4被禁用或处于三态。在这种配置中，三(3)个反相器i1、i2和i3将锁存电路100的输入与输出分开。因此，输出数据信号dout跟踪(尽管是相反地)输入数据信号din。例如，在时间t1，当输入数据信号din处于低逻辑电压时，输出数据信号dout处于高逻辑电压。在时间t2，当输入数据信号din从低逻辑电压转变为高逻辑电压时，输出数据信号dout在时间t3响应地从高逻辑电压转变为低逻辑电压(例如，在由于反相器i1、i2和i3而导致的从时间t2的三(3)个门延迟之后)。

在时间t4和t5，时钟信号clk从低逻辑电压转变为高逻辑电压，并且互补时钟信号响应地从高逻辑电压转变为低逻辑电压。结果，传输门pg断开，并且第四反相器i4被启用。传输门pg断开防止输入处的信号和/或噪声影响交叉耦合的反相器i3和i4对输出数据信号dout的锁存。第四反相器i4导通引起交叉耦合的反相器i3和i4锁存输出数据信号dout。只要时钟信号clk为高并且互补时钟信号为低，如在时间t5和t7之间所示，即使输入数据信号din如时间t6所指示来改变状态，输出数据信号dout仍然由交叉耦合的反相器i3和i4来保持锁存。

在时间t7和t8，时钟信号clk从高逻辑电压转变为低逻辑电压，并且互补时钟信号响应地从低逻辑电压转变为高逻辑电压。结果，传输门pg导通，并且第四反相器i4变为被禁用或处于三态。在这种配置中，锁存电路100被配置为接收新的输入数据。因此，在时间t8，输入数据信号din处于低逻辑电压。在时间t9，响应于时钟信号改变状态，输出数据信号dout从低逻辑电压转变为高逻辑电压。

在时间t10，输入数据信号din从低逻辑电压转变为高逻辑电压。在时间t11，在由反相器i1、i2和i3引起的三(3)个门延迟之后，输出数据信号dout从高逻辑电压转变为低逻辑电压。在时间t12和t13之间，当时钟信号clk为高并且互补时钟信号为低时，处于低逻辑电压的输出数据信号dout由交叉耦合的反相器i3和i4来锁存。

锁存电路100的问题在于，输入与输出之间的延迟是三(3)个门延迟，即第一反相器i1、第二反相器i2和第三反相器i3的延迟。由于这种延迟，需要设置时钟信号clk的频率以适应该延迟。例如，在时间t3(当输入数据信号din已经传播到输出时)与时间t4(当时钟信号clk从低逻辑电压转变为高逻辑电压时)之间应当有足够的余量，以便可靠地锁存数据而无需设置和/或保持定时违规。因此，这种延迟会影响锁存电路100的性能。

图2a示出了根据本公开的另一方面的另一示例性锁存电路200的示意图。锁存电路200包括and-nor门210、nor门220、nand门230和反相器240。虽然，象征性地，and-nor门210被示出为包括两个门，但是and-nor门作为单个门操作，如本文中参考示例性详细实施例进一步讨论的。

and-nor门210包括被配置为接收输入数据信号din的第一and输入。and-nor门210包括耦合到nand门230的输出的第二and输入。and-nor门210包括耦合到nor门220的输出的nor输入。在操作上，and-nor门210的and部分的输出在内部耦合到and-nor门210的nor部分的另一输入。产生输出数据信号dout的and-nor门210的输出耦合到nor门220和nand门230的相应的第一输入。

nand门230包括被配置为接收时钟信号clk的第二输入。nor门220包括被配置为响应于时钟信号clk而接收由反相器240生成的互补时钟信号的第二输入。

图2b示出了根据本公开的另一方面的与锁存电路200的操作相关的一组示例性信号的时序图。

在时间t4之前，当时钟信号clk处于低逻辑电压并且互补时钟信号处于高逻辑电压时，输出数据信号dout跟踪(尽管是相反地)输入数据信号din。时钟信号clk为低引起nand门230生成高逻辑电压的信号“a”，以启用and-nor门210的and部分。互补时钟信号处于高逻辑电压，引起nor门220以低逻辑电压生成信号“b”，以启用and-nor门210的nor部分。因此，and-nor门210传递输入数据信号din(尽管是相反地)以生成输出数据信号dout。

这可以在时序图中看出，其中在时间t1，输入数据信号din处于低逻辑电压并且输出数据信号dout处于高逻辑电压。类似地，在时间t2，当输入数据信号din从低逻辑电压转变为高逻辑电压时，输出数据信号dout响应地在时间t3(在从时间t2的一(1)个门延迟之后)从高逻辑电压转变为低逻辑电压。这是因为，在锁存电路200的输入与输出之间存在单个门(例如，or-nand门210)。与锁存电路100相比，与具有三(3)个门传播延迟的锁存电路100相比，锁存电路200能够以一(1)个门传播延迟更快地锁存数据。

在时间t4和t5，时钟信号clk从低逻辑电压转变为高逻辑电压，并且互补时钟信号响应地从高逻辑电压转变为低逻辑电压。互补时钟信号为低使得nor门220能够使输出数据信号dout反相，以在时间t6以高逻辑电压生成信号“b”。因此，在这种配置中，and-nor门210和nor门220作为两个交叉耦合的反相器操作，以锁存输出数据信号dout。这可以在时序图中看出，其中在时间t6和t8之间，即使输入数据信号din在时间t7从高变为低，输出数据信号dout也被锁存在低逻辑电压。

在时间t8-t9，时钟信号clk从高逻辑电压转变为低逻辑电压，并且互补时钟信号响应地从低逻辑电压转变为高逻辑电压。互补时钟信号处于高逻辑电压引起nor门220在时间t10以低逻辑电压生成信号“b”。时钟信号clk处于低逻辑电压引起nand门230继续以高逻辑电压生成信号“a”。信号“a”为高并且信号“b”为低使得and-nor210门能够传递并且使输入数据信号din反相，以生成输出数据信号dout。由于在时间t10，输入数据信号处于低逻辑电压，因此输出数据信号dout在时间t11(从时间t10的一(1)个门延迟)从低逻辑电压转变为高逻辑电压。

类似地，在时间t12和t13，时钟信号clk从低逻辑电压转变为高逻辑电压，并且互补时钟信号响应地从高逻辑电压转变为低逻辑电压。时钟信号clk和输出数据信号dout都为高引起nand门230以低逻辑电压生成信号“a”。互补时钟信号为低使得nor门220能够使输出数据信号dout反相，以在时间t13以低逻辑电压继续生成信号b。信号“a”为低引起and部分输出低中间信号。因此，nor部分的两个输入都为低，从而引起and-nor门210以高逻辑电压生成输出数据信号dout。

在这种配置中，and-nor门210和nor门220作为两个交叉耦合的反相器操作，以锁存输出数据信号dout。这可以在时序图中看出，其中在时间t13和t15之间，即使输入数据信号din在时间t14从低逻辑电压转变为高逻辑电压，输出数据信号dout也被锁存在高逻辑电压。

图3a示出了根据本公开的另一方面的另一示例性锁存电路300的示意图。锁存电路300是锁存器200的变形。

具体地，锁存电路300包括or-nand门310、nand门320、nor门330和反相器340。尽管，象征性地，or-nand门310被示出为包括两个门，但是or-nand门310作为单个门操作，如本文中参考示例性详细实施例进一步讨论的。

or-nand门310包括被配置为接收输入数据信号din的第一or输入。or-nand门310还包括耦合到nor门330的输出的第二or输入。or-nand门310还包括耦合到nand门320的输出的nand输入。产生输出数据信号dout的or-nand门310的输出耦合到nand门320和nor门330的相应的第一输入。

nand门320包括被配置为接收时钟信号clk的第二输入。nor门330包括被配置为响应于时钟信号clk而接收由反相器340生成的互补时钟信号的第二输入。

图3b示出了根据本公开的另一方面的与锁存电路300的操作相关的一组示例性信号的时序图。

在时间t4之前，当时钟信号clk处于低逻辑电压并且互补时钟信号处于高逻辑电压时，输出数据信号dout跟踪(尽管是相反地)输入数据信号din。互补时钟信号为高引起nor门330生成低逻辑电压的信号“a”，以启用or-nand门310的or部分。时钟信号clk处于低逻辑电压引起nand门320以高逻辑电压生成信号“b”，以启用or-nand门310的nand部分。因此，or-nand门310传递输入数据信号din(尽管是相反地)以生成输出数据信号dout。

这可以在时序图中看出，其中在时间t1，输入数据信号din处于低逻辑电压并且输出数据信号dout处于高逻辑电压。类似地，在时间t2，当输入数据信号din从低逻辑电压转变为高逻辑电压时，输出数据信号dout响应地在时间t3(在从时间t2的一(1)个门延迟之后)从高逻辑电压转变为低逻辑电压。这是因为，在锁存电路300中的输入与输出之间存在单个门(例如，or-nand门310)。与锁存电路100相比，与具有三(3)门传播延迟的锁存电路100相比，锁存电路300能够以一(1)个门传播延迟更快地锁存数据。

在时间t4和t5，时钟信号clk从低逻辑电压转变为高逻辑电压，并且互补时钟信号响应地从高逻辑电压转变为低逻辑电压。时钟信号clk为高使得nand门320能够使低输出数据信号dout反相，以在时间t6以高逻辑电压继续生成信号“b”。互补时钟信号clk为低使得nor门330能够在时间t6以高逻辑电压生成信号“a”。信号“a”为高引起or部分输出高中间信号。因此，nand部分的两个输入都为高，从而引起or-nand门310以低逻辑电压生成输出数据信号dout。

因此，在这种配置中，or-nand门310和nand门320作为两个交叉耦合的反相器操作，以锁存输出数据信号dout。这可以在时序图中看出，其中在时间t6和t8之间，即使输入数据信号din在时间t7从高变为低，输出数据信号dout也被锁存在低逻辑电压。

在时间t8-t9，时钟信号clk从高逻辑电压转变为低逻辑电压，并且互补时钟信号响应地从低逻辑电压转变为高逻辑电压。时钟信号clk处于低逻辑电压引起nand门320继续以高逻辑电压生成信号“b”。互补时钟信号处于高逻辑电压引起nor门330在时间t10以低逻辑电压生成信号“a”。信号“a”为低并且信号“b”为高使得or-nand门310能够传递输入数据信号din(尽管是相反地)，以生成输出数据信号dout。由于在时间t10，输入数据信号din处于低逻辑电压，因此输出数据信号dout在时间t11从低逻辑电压转变为高逻辑电压(从时间t10的一(1)个门延迟)。

类似地，在时间t12和t13，时钟信号clk从低逻辑电压转变为高逻辑电压，并且互补时钟信号响应地从高逻辑电压转变为低逻辑电压。时钟信号clk为高使得nand门320能够使输出数据信号dout反相，以在时间t13以低逻辑电压生成信号“b”。在这种配置中，or-nand门310和nand门320作为两个交叉耦合的反相器操作，以锁存输出数据信号dout。这可以在时序图中看出，其中在时间t14和t16之间，即使输入数据信号din在时间t15从低逻辑电压转变为高逻辑电压，输出数据信号dout也被锁存在高逻辑电压。

图4示出了根据本公开的另一方面的示例性and-nor门400的示意图。and-nor门400可以是先前讨论的and-nor门210的示例性详细实现。还在图4中描绘了and-nor门400的真值表。

具体地，and-nor门400包括p沟道金属氧化物半导体(pmos)场效应晶体管(fet)m41、m42和m43、以及n沟道金属氧化物半导体(nmos)fetm44、m45和m46。pmosfetm41包括耦合到上电压轨(vdd)的源极、被配置为接收信号“b”的栅极、以及耦合到pmosfetm42和m43的源极的漏极。pmosfetm42和m43包括被配置为分别接收输入数据信号din和信号“a”的栅极。pmosfetm42和m43的漏极耦合在一起以形成and-nor门400的输出，在此产生输出数据信号dout。

nmosfetm44和m46包括耦合到and-nor门400的输出的漏极。nmosfetm44包括被配置为接收输入数据信号din的栅极。nmosfetm46包括被配置为接收信号“b”的栅极。nmosfetm44包括耦合到nmosfetm45的漏极的源极。nmosfetm46包括耦合到下电压轨(vss)的源极。nmosfetm45包括被配置为接收“a”信号的栅极和耦合到下电压轨(vss)的源极。

在操作中，参考真值表，当信号“b”处于高逻辑电压(h)(例如，基本上为vdd)时(如真值表的第2、4、6和8行所指示)，pmosfetm41截止并且nmosfetm46导通。截止的pmosfetm41将输出与上电压轨(vdd)隔离，并且导通的nmosfetm46将输出耦合到下电压轨(vss)。结果，无论输入数据信号din和“a”信号的状态如何，输出数据信号dout都处于低逻辑电压。参考图2b，这种情况(b为高)在锁存电路200已经锁存逻辑低输出数据信号dout时发生，如时间t6和t8之间所指示。

当信号“b”处于低逻辑电压(l)(例如，基本为vss)时(如真值表的第1、3、5和7行所指示)，pmosfetm41导通并且nmosfetm46截止。在这种情况下，输出数据信号dout的状态由输入数据信号din和信号“a”的状态确定。

例如，如果输入数据信号din和信号“a”都处于低逻辑电压(l)(如真值表的第1行所指示)，则pmosfetm42和m43导通，并且nmosfetm44和m45截止。结果，输出经由导通的pmosfetm41、m42和m43耦合到上电压轨(vdd)，并且经由截止的nmosfetm44、m45和m46与下电压轨(vss)隔离。结果，输出数据信号dout处于高逻辑电压。参考图2b，这种情况(din、a和b为低)在锁存电路200已经锁存逻辑高输出数据信号dout的间隔期间发生，如时间t13和时间t14之间所指示。

再次考虑信号“b”为低的情况，如果输入数据信号din处于低逻辑电压(l)并且信号“a”处于高逻辑电压(h)(如真值表的第3行所指示)，则pmosfetm42和nmosfetm45导通，并且pmosfetm43和nmosfetm44截止。结果，输出经由导通的pmosfetm41和m42耦合到上电压轨(vdd)，并且经由截止的nmosfetm44和m46与下电压轨(vss)隔离。结果，输出数据信号dout处于高逻辑电压。参考图2b，这种情况(din和b为低，并且a为高)在锁存电路200处于解锁存状态并且输入数据信号din处于低逻辑电压的间隔期间发生，如时间t11和t12之间所指示。

再次考虑信号“b”为低的情况，如果输入数据信号din处于高逻辑电压(h)并且信号“a”处于低逻辑电压(l)(如真值表的第5行所指示)，则pmosfetm43和nmosfetm44导通，并且pmosfetm42和nmosfetm45截止。结果，输出经由导通的pmosfetm41和m43耦合到上电压轨(vdd)，并且经由截止的nmosfetm45和m46与下电压轨(vss)隔离。结果，输出数据信号dout处于高逻辑电压。参考图2b，这种情况(a和b为低，并且din为高)在锁存电路200已经锁存逻辑高输出数据信号dout的间隔期间发生，如时间t14和t15之间所指示。

再次考虑信号“b”为低的情况，如果输入数据信号din和信号“a”都处于高逻辑电压(h)(如真值表的第7行所示)，则pmosfetm43和m44截止，并且nmosfetm44和m45导通。结果，输出经由截止的pmosfetm42和m43与上电压轨(vdd)隔离，并且经由导通的nmosfetm44和m45耦合到下电压轨(vss)。结果，输出数据信号dout处于低逻辑电压。参考图2b，这种情况(din和a为高，并且b为低)在锁存电路200处于解锁存状态并且输入数据信号din处于高逻辑电压的间隔期间发生，如时间t3和t4之间所指示。

图5示出了根据本公开的另一方面的示例性or-nand门500的示意图。or-nand门500可以是先前讨论的or-nand门310的示例性详细实现。还在图5中描绘了or-nand门500的真值表。

具体地，or-nand门500包括pmosfetm51、m52和m53、以及nmosfetm54、m55和m56。pmosfetm51包括耦合到上电压轨(vdd)的源极、被配置为接收信号“a”的栅极、以及耦合到pmosfetm52的源极的漏极。pmosfetm52包括被配置为接收输入数据信号din的栅极和耦合到or-nand门500的输出的漏极，在此产生输出数据信号dout。pmosfetm53包括耦合到上电压轨(vdd)的源极、被配置为接收信号“b”的栅极、以及耦合到or-nand门500的输出的漏极。

nmosfetm54和m55包括耦合到or-nand门500的输出的漏极。nmosfetm54包括被配置为接收输入数据信号din的栅极。nmosfetm55包括被配置为接收信号“a”的栅极。nmosfetm54和m55包括耦合到nmosfetm56的漏极的源极。nmosfetm56包括被配置为接收信号“b”的栅极和耦合到下电压轨(vss)的源极。

在操作中，参考真值表，当信号“b”处于低逻辑电压(l)(例如，基本上为vss)时(如真值表的第1、3、5和7行所指示)，pmosfetm53导通并且nmosfetm56截止。导通的pmosfetm53将输出耦合到上电压轨(vdd)，并且截止的nmosfetm56将输出与下电压轨(vss)隔离。结果，无论输入数据信号din和信号“a”的状态如何，输出数据信号dout都处于高逻辑电压。参考图3b，这种情况(b为低)在锁存电路300已经锁存逻辑高输出数据信号dout时发生，如时间t14和t16之间所指示。

当信号“b”处于高逻辑电压(h)(例如，基本上为vdd)时(如真值表的第2、4、6和8行所指示)，pmosfetm53截止并且nmosfetm56导通。在这种情况下，输出数据信号dout的状态由输入数据信号din和“a”信号的状态确定。

例如，如果输入数据信号din和信号“a”都处于低逻辑电压(l)(如真值表的第2行所指示)，则pmosfetm51和m52导通，并且nmosfetm54和m55截止。结果，输出经由导通的pmosfetm51和m52耦合到上电压轨(vdd)，并且经由截止的nmosfetm54和m55与下电压轨(vss)隔离。结果，输出数据信号dout处于高逻辑电压。参考图3b，这种情况(din和a为低，并且b为高)在锁存电路300处于解锁状态并且输入数据信号din处于低逻辑状态的间隔期间发生，如时间t11和时间t12之间所指示。

再次考虑信号“b”为高的情况，如果输入数据信号din处于低逻辑电压(l)并且信号“a”处于高逻辑电压(h)(如真值表的第4行所指示)，则pmosfetm51关闭，nmosfetm55导通。结果，输出经由截止的pmosfetm51与上电压轨(vdd)隔离，并且经由导通的nmosfetm55和m56耦合到下电压轨(vss)。结果，输出数据信号dout处于低逻辑电压。参考图3b，这种情况(din为低，并且a和b为高)在锁存电路300已经锁存逻辑低输出数据信号dout的间隔期间发生，如时间t7和t8之间所指示。

再次考虑信号“b”为高的情况，如果输入数据信号din处于高逻辑电压(h)并且信号“a”处于低逻辑电压(l)(如真值表的第6行所指示)，则pmosfetm52关闭，并且nmosfetm54导通。结果，输出经由截止的pmosfetm52与上电压轨(vdd)隔离，并且经由导通的nmosfetm54和m56耦合到下电压轨(vss)。结果，输出数据信号dout处于低逻辑电压。参考图3b，这种情况(a为低，并且din和b为高)在锁存电路300处于解锁存状态并且输入数据信号din处于低逻辑电压的间隔期间发生，如时间t3和t4之间所指示。

再次考虑信号“b”为高的情况，如果输入数据信号din和信号“a”都处于高逻辑电压(h)(如真值表的第8行所指示)，则pmosfetm51和m52截止，并且nmosfetm54和m55导通。结果，输出经由截止的pmosfetm51和m52与上电压轨(vdd)隔离，并且经由导通的nmosfetm54和m55耦合到下电压轨(vss)。结果，输出数据信号dout处于低逻辑电压。参考图3b，这种情况(din、a和b为高)在锁存电路300已经锁存逻辑低输出数据信号dout的间隔期间发生，如时间t6和t7之间所指示。

图6示出了根据本公开的另一方面的锁存数据的示例性方法600的流程图。

方法600包括将输入数据信号与第一信号进行逻辑and运算以生成中间数据信号(框610)。用于将输入数据信号与第一信号进行逻辑and运算以生成中间数据信号的装置的示例包括先前描述的and-nor门210。

方法600还包括将中间数据信号与第二信号进行逻辑nor运算以生成输出数据信号(框620)。用于将中间数据信号与第二信号进行逻辑nor运算以生成输出数据信号的装置的示例包括and-nor门210。

方法600还包括将输出数据信号与时钟信号进行逻辑and运算以生成第一信号(框630)。用于将输出数据信号与时钟信号进行逻辑and运算以生成第一信号的装置的示例包括先前描述的nand门230。

附加地，方法600包括将输出数据信号与互补时钟信号进行逻辑nor运算以生成第二信号(框640)。用于将输出数据信号与互补时钟信号进行逻辑nor运算以生成第二信号的装置的示例包括先前描述的nor门220。

图7示出了根据本公开的另一方面的锁存数据的示例性方法700的流程图。

方法700包括将输入数据信号与第一信号进行逻辑or运算以生成中间数据信号(框710)。用于将输入数据信号与第一信号进行逻辑or运算以生成中间数据信号的装置的示例包括先前描述的or-nand门310。

方法700还包括将中间数据信号与第二信号进行逻辑nand运算以生成输出数据信号(框720)。用于将中间数据信号与第二信号进行逻辑nand运算以生成输出数据信号的装置的示例包括or-nand门310。

方法700还包括将输出数据信号与时钟信号进行逻辑nand运算以生成第二信号(框730)。用于将输出数据信号与时钟信号进行逻辑nand运算以生成第二信号的装置的示例包括先前描述的nand门320。

附加地，方法700包括将输出数据信号与互补时钟信号进行逻辑nor运算以生成第一信号(框740)。用于将输出数据信号与互补时钟信号进行逻辑nor运算以生成第一信号的装置的示例包括先前描述的nor门330。

提供先前对本发明的描述是为了使得所属领域的技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文中描述的示例，而是与符合本文中公开的原理和新颖特征的最宽范围相一致。