主/从频率锁定环路的制作方法

背景技术：

集成电路利用时钟信号来使通过集成电路的数据流同步。数据流可能受到严格的时序要求，并且时钟信号的时序可随电源电压的变化而变化。噪声影响集成电路中的电力供应，并且可致使电压变化到高于(过冲)或低于(衰降)标称电压水平。噪声可不利地影响与时钟信号相关联的时序余量。噪声可能由确定性噪声源和随机噪声源引起。当今的高速集成电路(诸如图形处理器单元(gpu)或中央处理单元(cpu))通过响应于电压衰降而降低时钟频率以允许有更多的时间供数据信号从源到达目的地来补偿电源线上的噪声。如果没有提供额外时序余量的此类自适应时钟方法，则可能由于电压衰降而发生故障。

常规的自适应时钟方法利用延迟锁定环路(dll)或频率锁定环路(fll)来锁定在生成系统时钟时供应给集成电路部件的时钟信号的频率。这致使自适应时钟系统(使用dll或fll)中的电路锁定平均噪声电压和平均时钟频率，从而导致由于对功率传输响应和应用特性的依赖而造成的不确定性。特别地，自适应时钟系统可锁定可能由于温度变化或低频电压变化而出现的低频噪声。

技术实现要素：

因此，本文的实施方案利用一种频率锁定环路(fll)的主/从配置来使锁定环路的过程、目标电压、温度(pvt)跟踪目标与响应于电源电压的电压衰降或过冲而调适时钟频率解耦。

因此，在一个实施方案中，一种设备包括第一振荡器电路，所述第一振荡器电路耦接到第一电源电压并且被配置为供应第一振荡器信号。所述第一电源电压是调节电源电压。控制电路被耦接以接收所述第一振荡器信号并接收目标频率的指示，并且被配置为供应第一频率控制信号以将所述第一振荡器信号的频率控制到所述目标频率。第二振荡器电路被耦接以接收第二电源电压，并且被配置为供应第二振荡器信号，所述第二振荡器信号具有响应于第二频率控制信号的频率。所述第二频率控制信号至少部分地基于所述第一频率控制信号。所述第二频率控制信号的所述频率进一步响应于所述第二电源电压的电压变化。

在另一个实施方案中，一种用于补偿集成电路中的时钟信号的方法包括：从接收第一电源电压的第一振荡器电路供应第一振荡器信号。所述方法还包括：基于目标频率和所述第一振荡器信号的频率生成第一频率控制信号以控制所述第一振荡器信号的所述频。所述方法还包括：向接收第二电源电压并接收第三电源电压的第二振荡器电路供应第二频率控制信号。所述第二频率控制信号至少部分地基于所述第一控制信号。所述第二振荡器电路供应第二振荡器信号，其中所述第二振荡器信号的频率是基于所述第二频率控制信号。所述第二振荡器电路还响应于与所述第二电源电压相关联的电压变化来调整所述第二振荡器信号的所述频率。

在另一个实施方案中，一种设备包括主振荡器电路，所述主振荡器电路耦接到调节电源电压。所述主振荡器电路被配置为供应主振荡器信号。控制电路耦接到所述主振荡器信号，并且被配置为供应主频率控制信号以将所述主振荡器信号的频率控制到目标频率。从振荡器电路耦接到调节电源电压，所述调节电源电压可与供应给所述主振荡器电路的所述调节电源电压相同或者可单独调节。所述从振荡器电路进一步接收噪声或衰降电源电压，并且被配置为供应从振荡器信号，所述从振荡器信号具有响应于从频率控制信号的频率，所述从频率控制信号是基于所述主频率控制信号和与所述主频率控制频率的偏移。所述噪声或衰降电源电压具有比所述调节电源电压高的频率电压衰降或过冲。所述第二振荡器信号的所述频率进一步响应于所述噪声或衰降电源电压的电压变化。

附图说明

通过参考附图，可更好地理解本发明，并且本发明的许多目标、特征和优点对于本领域技术人员变得显而易见。

图1示出包括主振荡器和从振荡器的示例性系统。

图2示出从振荡器的实施方案的高级框图。

图3示出说明从振荡器的c元件的操作的时序图。

图4示出展示从振荡器的实施方案的另外细节的高级框图。

图5示出主振荡器控制多个从振荡器的实施方案的高级框图。

图6示出用于针对从振荡器生成偏移的控制结构的实施方案。

图7示出如何通过控制环路来跟踪和调整有效频率以使其更接近目标频率。

在不同附图中使用相同的参考符号来指示相似或相同的项。

具体实施方式

参考图1，示例性系统包括主振荡器101和从振荡器103。在所示的实施方案中，主振荡器和从振荡器两者都是数控振荡器(dco)。包括主振荡器101和环路控制逻辑104的频率锁定环路(fll)跟踪与主振荡器101相关联的由电压和温度变化引起的频率变化。环路控制逻辑104向主振荡器供应频率控制字(fcwm)105。主振荡器101从调节器107接收调节电压112。这确保主dco101所接收的电压比从振荡器103所接收的噪声或衰降vdd电压111“干净”得多。噪声/衰降电压可以是例如由处理器内核利用的电压。从振荡器103利用主振荡器控制信号来控制频率，并且还使从振荡器输出109适应衰降电压111的变化，如本文进一步解释的。

从振荡器103从加法电路114接收基于主频率控制字fcwm的从频率控制字(fcws)115。这允许将偏移加到fcwm以产生从频率控制字fcws115。偏移可具有为零的值，在这种情况下，从振荡器接收未改变的fcwm。在实施方案中，主振荡器和从振荡器位于在物理上紧密接近的位置，所以影响主振荡器的pvt变化也影响从振荡器。虽然主振荡器和从振荡器可以是如图1的实施方案所示的数控振荡器，但在其他实施方案中，振荡器可以是电压或电流控制振荡器。控制信号fcwm和fcws可以是多位数字信号，以控制dco的频率。在其他实施方案中，fcwm和fcws是电压或电流信号，用于振荡器的模拟控制。在模拟实施方案中，加法器电路114被实现来加上或减去电压或电流。

环路控制逻辑104接收具有已知频率的参考时钟121。在所示的实施方案中，参考时钟可在分频器123中进行降频。计数器125对预定数量的参考时钟周期进行计数，以提供用于主振荡器时钟信号127的采样窗口。计数器129在采样窗口期间对主振荡器时钟信号(或降频版本)进行计数。在所示的实施方案中，分频器131对主振荡器时钟信号127进行分频。比例和积分(pi)控制器133接收采样窗口内的经降频主振荡器时钟信号周期数量的计数，并且将采样计数值与目标计数值135进行比较。目标计数值表示主振荡器时钟信号127的目标频率。虽然所示的实施方案利用pi控制器133，但在其他实施方案中可利用其他控制方法。控制逻辑104可在微控制器或其他控制逻辑中实现。控制环路跟踪由于电压和温度变化而导致的低频变化，并且还补偿与特定芯片相关联的过程变化，这允许从振荡器103与低频pvt变化隔离，并且对在供应给集成电路的电压域的噪声电压中发生的较高频率电压衰降或过冲做出响应。

虽然图1展示单独的调节器块107和108，但实施方案可利用单个调节器来向主振荡器101和从振荡器103供应调节电压，在这种情况下，调节电压112和113是相同的电压。选择器电路141接收主振荡器输出信号127和从振荡器输出信号109。出于测试目的，选择器电路可选择从选择器电路141输出主振荡器信号。如果在进行电压供应的自适应时钟发生器被关断，但其他逻辑仍需要时钟，则可在操作上选择来自主振荡器的时钟信号。

图2示出示例性从振荡器103的高级框图，所述从振荡器103作为自适应振荡器起作用，以响应于电压衰降而使系统时钟减慢并限制对电压过冲的频率响应。自适应从振荡器103包括以调节电压vdd113操作的参考延迟线201和以噪声/衰降电压111操作的衰降延迟线203。供应给延迟线201的电压是“干净”的，并且时钟信号a应当比时钟信号b更稳定。延迟线203输出随衰降电压而频率变化的时钟信号b。当衰降电压111衰降时，延迟线减慢，而当衰降电压增加时，延迟线加快。应当注意，反相器207形成第五反相器，以确保延迟线201和203中的每一者作为振荡器起作用。

如图3所示，当在301处输入a和b两者都为高时，c元件逻辑205输出具有逻辑高的输出信号c。c元件逻辑205将输出信号c保持为高，直到在303处输入a和b都为低为止。一旦输出c为逻辑低，c元件就将输出c维持为低，直到在305处两个输入再次变为高为止。如图3所示，当时钟信号a领先于时钟信号b时，时钟信号c与时钟信号b相同。当时钟信号b领先于时钟信号a时，时钟信号c与时钟信号a相同。因此，当在307处输入a和b两者都为高时，c元件逻辑205输出逻辑高输出信号c，并且将输出c保持为高，直到在309处两个输入都变为低为止。一旦输出c为逻辑低，c元件就将输出c维持为低，直到在311处两个输入再次变为高为止。换句话讲，逻辑205选择输出最新的脉冲。

图4展示自适应从振荡器103的实施方案的更详细视图。所述实施方案包括接收调节电压402的参考延迟线401和接收衰降电压404的衰降延迟线403。延迟线中的每一者具有可打开或关闭的许多行延迟元件。打开的行越多，延迟元件操作得越快。在一个实施方案中，延迟线401和403具有256行。其他实施方案可具有其他数量的行。实施方案可使用图4所示的三态反相器、缓冲器或其他形式的延迟元件。此外，虽然示出单端实施方案，但其他实施方案可利用差分延迟线。

频率控制字(fcw)405选择延迟线中的每一者中的多少行被启用，并且因此选择延迟线中的每一者的输出频率。在所示的实施方案中，偏置设置407控制延迟线中的每一者中的可变电容器。此外，如果需要的话，偏移值409可用来调整供应给参考延迟线401的fcw405。衰降延迟线403接收偏移值411，所述偏移值411可用来调整供应给衰降延迟线403的fcw405。为了便于说明，未示出参考延迟线和衰降延迟线的偏移逻辑。图4所示的实施方案有效地解决诸如电压衰降的高频噪声，但对于低频噪声不能很好地工作。事实上，图4的电路可锁定低频噪声而无法补偿噪声。利用主振荡器控制环路(参见图1)，更有效地补偿系统中的低频噪声。

在一个实施方案中，主振荡器101(图1)包括诸如图4所示的两个延迟线。然而，并非延迟线中的一者接收调节电压供应并且延迟线中的一者接收衰降电压供应，而是延迟线中的每一者接收调节电压供应。因此，在这种实施方案中，c元件输出反映主振荡器的两个延迟线。

重新参考图1，加法器电路114根据主频率控制字fcwm和在偏移计算逻辑137中生成的偏移值136形成从控制字fcws115。偏移计算逻辑接收输入139和140，所述输入139和140致使偏移计算逻辑增大或减小供应给加法器电路114的偏移值136，从而在将fcwm105供应给从振荡器103之前增大或减小fcwm105。偏移值136可为零，在这种情况下，从振荡器不经改变地使用主频率控制字105。在某些情形(例如，检测到电流漂移，例如，电流过冲或不足)下，偏移计算逻辑137接收力信号139，以通过根据电流漂移的方向加上偏移或从主频率控制字减去偏移来调整由从振荡器供应的频率。其他情形可产生非零偏移。例如，两个独立的时钟域可能正在集成电路中操作，并且由从dco103供应的域可能需要减慢，以便避免另一个时钟域中的fifo溢出。此外，偏移可用于影响各种电源管理结果，以加快或降低由从振荡器供应的时钟频率。在所示的实施方案中，偏移计算逻辑137接收主频率控制字105，以便帮助确定适当的偏移量。虽然分开展示，但加法器114和偏移计算逻辑137可组合并供应修改后的fcwm作为fcws。在一个实施方案中，从振荡器103具有两个偏移计算块137(仅展示一个)和两个加法电路114(仅展示一个)。偏移计算块和加法电路中的一者是针对参考延迟线(例如，图2和图4中的201、401)，并且另一个偏移计算块和加法电路是针对衰降延迟线(参见，例如，图2和图4中的203、403)。这允许独立地调整原本由主频率控制字控制的从参考延迟线和衰降延迟线的频率。

图5示出主振荡器501控制两个从振荡器503和505的实施方案。从振荡器503通过加法器电路507接收主频率控制字(fcwm)，并且从振荡器505通过加法器电路509接收主频率控制字(fcwm)。从振荡器503接收衰降电压vdd(0)，并且从振荡器505接收衰降电压vdd(1)。vdd(0)和vdd(1)可源自共同输入电压轨，但可用于单独控制的电压域和时钟域。例如，一个电压域可关闭，而另一个电压域保持供电。这两个从振荡器可接收不同的参考电压。单独的偏移计算块511和515独立地确定两个从振荡器频率控制字fcws0和fcws1的任何所需偏移。

图6和图7提供如何可以确定扩展量并将其供应给偏移计算逻辑137(图1)的实例。除控制环路104之外，时钟逻辑可包括用于在预定时间段内确定从振荡器的有效频率的逻辑。将从振荡器输出信号601和已知参考时钟信号603供应给有效频率计算逻辑605。有效频率计算逻辑对在预定数量的参考时钟周期内发生的从振荡器时钟周期的数量进行计数，以便确定有效频率。参考时钟周期的数量对应于特定时间段，例如，10ms。微控制器607可操作比例积分微分(pid)、pi控制环路或另一种形式的控制来控制有效频率。

参考图7，控制逻辑设置最大频率fmax701。曲线703表示实际频率。如可以看出的，实际频率受最大频率的限制。控制器使用到偏移计算逻辑137的扩展量输入140以通过减小频率控制字并使从振荡器减慢来限制频率(参见图1)，可确保将频率限制为最大频率。目标频率被展示为705。如果随时间推移，有效频率707远低于目标频率705，则可使用扩展量输入140来增加从振荡器的频率，并且随时间推移增加有效频率以更接近目标频率，如图7所示。当有效频率高于目标频率时，可使用偏移计算逻辑调整主频率控制字以降低从振荡器频率来降低有效频率。除了通过施加到主频率控制字的偏移来控制频率之外，控制器还可响应于有效频率高于或低于目标值来增大或减小vdd。

虽然针对一些实施方案一般地假定电路和物理结构，但已经充分认识到，在现代半导体设计和制造中，物理结构和电路可以适合在随后的设计、测试或制造阶段中使用的计算机可读的描述形式实施。在示例性配置中呈现为分离的部件的结构和功能性可实现为组合的结构或部件。设想了实施方案包括电路、电路系统、相关方法、以及此类电路、系统和方法的非暂时性计算机可读介质编码，它们全部如本文所描述且如所附权利要求所限定。如本文所使用，非暂时性计算机可读介质包括至少磁盘、磁带或其他磁性、光学、半导体(例如，闪存卡、rom)、或电子介质。

因此，已经描述了使针对目标电压和温度的跟踪目标与响应于电源电压的高频电压变化而调适时钟频率解耦的实施方案。本文所阐述的描述是说明性的，并且不意图限制以下权利要求的范围。在不背离以下权利要求中阐述的范围的情况下，可基于本文所阐述的描述对本文所公开的实施方案做出其他变化和修改。