模拟数字转换器装置与时脉偏斜校正方法与流程

本案是有关于一种模拟数字转换器装置，且特别是有关于时间交错式模拟数字转换器与其时脉偏斜校正方法。

背景技术：

模拟数字转换器(analog-to-digitalconverter,adc)常见于各种电子装置中，以转换模拟信号至数字信号以进行信号处理。在实际应用中，adc会因为增益误差、电压误差或时序误差影响其本身的解析度或线性度。其中，针对时序误差，现有的技术需设置复杂的电路(例如额外的参考adc电路、辅助用的adc电路)或利用晶片外(off-chip)的校正来做校正，使得adc的功耗或是校正所需周期越来越高。

技术实现要素：

为了解决上述问题，本案的一些态样是提供一种模拟数字转换器装置，其包含多个模拟数字转换器电路系统、一校正电路系统以及一偏斜调整电路系统。多个模拟数字转换器电路系统用以根据交错的多个时脉信号转换一输入信号以产生多个第一量化输出。校正电路系统用以根据所述多个第一量化输出执行至少一校正运算，以产生多个第二量化输出。偏斜调整电路系统用以决定所述多个第二量化输出于一预定期间内分别对应的多个最大值信号，并平均所述多个最大值信号以产生一参考信号，且将该参考信号分别与所述多个最大值信号比较以产生多个调整信号，以降低所述多个模拟数字转换器电路系统中的一时脉偏斜。

本案的一些态样是提供一种时脉偏斜校正方法，其包含下列操作：根据自多个模拟数字转换器电路系统所输出的多个第一量化输出执行至少一校正运算，以产生多个第二量化输出；决定所述多个第二量化输出于一预定期间内分别对应的多个最大值信号；平均所述多个最大值信号以产生一参考信号；以及将该参考信号分别与所述多个最大值信号比较以产生多个调整信号，以降低所述多个模拟数字转换器电路系统中的一时脉偏斜。

于一些实施例中，该偏斜调整电路系统用以分别对多个差值信号执行多个绝对值运算以产生多个绝对值信号，并用以分别对所述多个绝对值信号执行多个最大值运算以产生所述多个最大值信号，其中所述多个差值信号为根据所述多个第二量化输出产生。

于一些实施例中，该偏斜调整电路系统包含一延迟电路、多个运算电路、多个绝对值电路、多个最大值电路、一平均电路以及多个比较器电路。延迟电路用以延迟所述多个第二量化输出中的一第一者，以产生一延迟量化输出。多个运算电路用以依序接收该延迟量化输出与所述多个第二量化输出中的两个信号，以分别产生多个差值信号。所述多个绝对值电路每一者用以根据所述多个差值信号中的一对应差值信号执行一绝对值运算，以产生多个绝对值信号中的一对应者。所述多个绝对值电路每一者用以于接收所述多个绝对值信号中的一对应绝对值信号，并执行一最大值运算，以输出该对应绝对值信号于该预定期间内的一最大值为所述多个最大值信号中的一对应者。平均电路用以执行一平均运算平均所述多个最大值信号，以产生该参考信号。多个比较器电路分别比较所述多个最大值信号与该参考信号，以产生多个侦测信号。

于一些实施例中，其中该偏斜调整电路系统输出所述多个侦测信号为所述多个调整信号。

于一些实施例中，所述多个差值信号中每一者于时域上满足下式：

sin(2πf(k+1)t)-sin(2πfkt)＝2cos(2πfkt+πft)·(πft+πfδt)

其中k用于指示所述多个第二量化输出所对应的不同取样时间点，f为该输入信号的频率，t为所述多个时脉信号每一者的周期，且δt为一时间差值。

于一些实施例中，该参考信号于时域上满足下式：

avg[max(sin(2πf(k+1)t)-sin(2πfkt))]＝2πft

其中avg指示为该平均运算，且max指示该最大值运算。

于一些实施例中，该偏斜调整电路系统还包含多个滤波器电路与多个积分器电路。多个滤波器电路用以根据所述多个侦测信号与至少一临界值产生多个触发信号。所述多个积分器电路每一者用以累积所述多个触发信号中的一对应触发信号，并将所累积的该对应触发信号输出为所述多个调整信号中的一对应调整信号。

于一些实施例中，所述多个滤波器电路每一者用以累积所述多个侦测信号中的一对应侦测信号，并在所累积的该对应侦测信号大于该至少一临界值时将所累积的该对应侦测信号输出为所述多个触发信号中的一对应者。

于一些实施例中，所述多个模拟数字转换器电路系统操作为一时间交错式模拟数字转换器。

综上所述，本案实施例所提供的adc装置以及时脉偏斜校正方法可在不设置额外adc电路下，通过简单运算取得时脉偏斜的信息以进行校正。如此，可降低整体功耗与校正周期。

附图说明

本案的附图说明如下：

图1a为根据本案一些实施例所绘示的一种模拟数字转换器装置的示意图；

图1b为根据本案一些实施例所绘示的图1a中多个时脉信号的波形示意图；

图2为根据本案的一些实施例所绘示图1a中的偏斜调整电路系统的电路示意图；

图3为根据本案一些实施例所绘示校正时脉偏斜的模拟结果示意图；以及

图4为根据本案的一些实施例所绘示的一种时脉偏斜校正方法的流程图。

具体实施方式

本文所使用的所有词汇具有其通常的意涵。上述的词汇在普遍常用的字典中的定义，在本说明书的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本揭示内容的范围与意涵。同样地，本揭示内容亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

于本文中，用语“电路系统(circuitry)”泛指包含一或多个电路(circuit)所形成的单一系统。用语“电路”泛指由一或多个晶体管与/或一或多个主被动元件按一定方式连接以处理信号的物件。

关于本文中所使用的“约”、“实质”或“等效”一般通常是指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”、“实质”或“等效”所表示的误差或范围。

参照图1a与图1b，图1a为根据本案一些实施例所绘示的一种模拟数字转换器(analog-to-digitalconverter,adc)装置100的示意图。图1b为根据本案一些实施例所绘示的图1a中多个时脉信号clk0～clkm的波形示意图。于一些实施例中，adc装置100操作为具有多通道的一时间交错式(time-interleaved)adc。

于一些实施例中，adc装置100包含多个adc电路系统110、校正电路系统120、偏斜(skew)调整电路系统130以及输出电路系统140。每一个adc电路系统110操作为单一通道。换言之，于此例中，adc装置100包含m+1个通道。

如图1a所示，多个adc电路系统110用以根据多个时脉信号clk0～clkm中一对应者对输入信号sin进行模拟数字转换，以产生多个量化输出q0～qm中一对应者。如图1b所示，多个时脉信号clk0～clkm每一者的周期设置为ts，其相等于1/fs。换言之，多个adc电路系统110的取样频率为fs。

于一些实施例中，多个时脉信号clk0～clkm中两个邻近的时脉信号彼此之间存在有一预定延迟td。例如，如图1b所示，时脉信号clk0与时脉信号clk1之间具有预定延迟td。如此一来，第1个通道与第2个通道会在不同时间执行取样操作与模拟数字转换。依此类推，m+1个通道可根据多个交错时序进行运作。

校正电路系统120耦接至每一个adc电路系统110，以接收多个量化输出q0～qm。校正电路系统120可依据量化输出q0～qm执行至少一校正运算，以校正多个adc电路系统110中的偏移(offset)与增益(gain)误差，并产生校正后的多个量化输出cq0～cqm。

于一些实施例中，校正电路系统120可以是前景式校正电路或背景式校正电路。例如，校正电路系统120可包含一伪随机数值产生器电路(未绘示)与一数字处理电路(未绘示)，其中伪随机数值产生器电路产生一校正信号至adc电路系统110，且数字处理电路可根据多个量化输出q0～qm执行一适应性演算法(即前述的至少一校正运算)，以降低这些量化输出q0～qm的偏移或误差。上述的校正电路系统120仅用于示例，本案并不以此为限。各种类型的校正运算与校正电路系统120皆为本案所涵盖的范围。

偏斜调整电路系统130耦接至校正电路系统120，以接收多个校正后的量化输出cq0～cqm。于一些实施例中，偏斜调整电路系统130可根据量化输出cq0～cqm分析多个adc电路系统110之间存在的时脉偏斜(相当于相位误差)，以产生多个调整信号t0～tm。偏斜调整电路系统130将多个调整信号t0～tm分别输出至多个adc电路系统110。于一些实施例中，多个调整信号t0～tm分别用于指示多个adc电路系统110因时脉偏斜所需调整的时序。

于一些实施例中，偏斜调整电路系统130用以决定量化输出cq0～cqm于预定期间(如为图2所示的st)分别对应的多个最大值信号(例如为图2中的m0～mm)，并平均多个最大值信号以产生参考信号(例如为图2中的ref)。偏斜调整电路系统130更将参考信号与多个最大值比较，经过运算后产生前述的多个调整信号t0～tm。关于此处的操作将于后述段落中参照图2详细说明。

于一些实施例中，多个adc电路系统110可根据多个调整信号t0～tm调整前述的模拟数字转换操作的执行时序，以等效校正时脉偏斜。或者，于一些实施例中，多个时脉信号clk0～clkm的时序可直接根据多个调整信号t0～tm被调整，以等效降低时脉偏斜。例如，多个调整信号t0～tm被输入至用于产生多个时脉信号clk0～clkm的时脉产生器、相位内插器或是一数字延迟控制线，以调整多个时脉信号clk0～clkm的相位。上述根据调整信号t0～tm降低时脉偏斜的设置方式用于示例，且本案并不以此为限。

输出电路系统140耦接至校正电路系统120，以接收校正后的多个量化输出cq0～cqm。输出电路系统140根据校正后的多个量化输出cq0～cqm执行数据组合操作，以产生数字信号sout。通过数据组合操作，可将m+1个通道所提供的多个量化输出cq0～cqm组合为具有m+1倍取样频率fs的单一数字信号sout。于一些实施例中，输出电路系统140可由多工器电路实现，但本案并不以此为限。

参照图2，图2为根据本案的一些实施例所绘示图1a中的偏斜调整电路系统130的电路示意图。为了易于理解，图2的类似元件将参照图1a指定为相同标号。

于一些实施例中，偏斜调整电路系统130包含延迟电路205、多个运算电路210、绝对值电路220、最大值电路230、平均电路240以及比较器电路250。

延迟电路205用以延迟图1a中的量化输出cqm，以产生延迟后的量化输出cq-1。于一些实施例中，延迟电路205所引入的延迟时间相当于图1b中的周期ts。延迟电路205可由各种数字电路实现，例如可为缓冲器、反相器、滤波器等等。上述关于延迟电路205的实现方式用于示例，且本案并不以此为限。

多个运算电路210耦接至图1a中的校正电路系统120。多个运算电路210依序接收量化输出cq-1至cqm中的两者，以分别产生多个差值信号d0～dm。以第1个运算电路210为例，第1个运算电路210接收量化输出cq-1与cq0，并将量化输出cq0减去量化输出cq-1以产生差值信号d0。其余运算电路210的设置方式与操作可以此类推，故不再重复赘述。

于一些实施例中，运算电路210可由减法器电路或其他具有相同功能的处理电路实现。各种实现运算电路210的电路皆为本案所涵盖的范围。

多个绝对值电路220分别耦接至多个运算电路210，以分别接收多个差值信号d0～dm。每一绝对值电路220依据多个差值信号d0～dm中一对应者执行一绝对值运算，以产生多个绝对值信号a0～am中一对应者。以第1个绝对值电路220为例，第1个绝对值电路220接收差值信号d0，并执行绝对值运算以取得差值信号d0的绝对值，以产生绝对值信号a0。其余绝对值电路220的设置方式与操作可以此类推，故不再重复赘述。

于一些实施例中，绝对值电路220可由处理电路或整流电路实现。各种实现绝对值电路220的电路皆为本案所涵盖的范围。

多个最大值电路230分别耦接至多个绝对值电路220，以分别接收多个绝对值信号a0～am。每一最大值电路230用以于一预定期间st内持续接收多个绝对值信号a0～am中的一对应绝对值信号，并执行一最大值运算以输出于该预定期间st该对应绝对值信号的最大值为最大值信号m0～mm中的一对应者。以第1个最大值电路230为例，第1个最大值电路230于该预定期间st内持续接收绝对值信号a0，并执行最大值运算以输出该预定期间st内所收到最大的绝对值信号a0为最大值信号m0。其余最大值电路230的设置方式与操作可以此类推，故不再重复赘述。

于一些实施例中，最大值电路230可由数字处理电路、比较器电路与/或暂存器电路实现，但本案并不以此为限。各种实现最大值电路230的电路皆为本案所涵盖的范围。

平均电路240耦接至多个最大值电路230，以接收多个最大值信号m0～mm。平均电路240用以多个最大值信号m0～mm执行一平均运算，以平均多个最大值信号m0～mm来产生一参考信号ref。于一些实施例中，平均电路240可由数字处理电路实现，但本案并不以此为限。

多个比较器电路250耦接至平均电路240，以接收参考信号ref。多个比较器电路250每一者比较多个最大值信号m0～mm中一对应者与参考信号ref，以产生多个侦测信号sd0～sdm中一对应者。以第1个比较器电路250为例，比较器电路250比较最大值信号m0与参考信号ref，以产生侦测信号sd0。其余比较器电路250的设置方式与操作可以此类推，故不再重复赘述。

于一些实施例中。比较器电路250可由比较器实现。或者，于一些实施例中。比较器电路250可由减法器电路实现，并将参考信号ref减去最大值信号m0～mm中一对应者，以产生多个侦测信号sd0～sdm中一对应者。上述关于比较器电路250的实施方式用于示例，且本案并不以此为限。

于一些实施例中，多个侦测信号sd0～sdm可直接输出为图1a的多个调整信号t0～tm。于一些实施例中，多个侦测信号sd0～sdm关联于时脉偏斜的时间信息，其可反映出对应的adc电路系统110上所产生的时脉偏斜。以第1个运算电路210的操作为例，如图2所示，由于调整信号t0是基于量化输出cq0与量化输出cq-1之间的差值产生的，调整信号t0可用于指示时间t0(即量化输出cq0对应的取样时间点)以及时间t-1(即量化输出cq-1对应的取样时间点)之间的时间差值。差值信号d0于时域中可推导为下式(1)：

cq0-cq-1＝sin(2πf(k+1)t)-sin(2πfkt)

＝2cos(2πfkt+πft)·sin(πft+πfδt)…(1)

其中，(k+1)t相当于量化输出cq0对应的取样时间点，k用于指示每个量化输出cq0或cq-1所对应的取样时间点，f为输入信号sin的频率，t为前述的周期ts，δt为时间差值。

若频率f远小于1/2t，式(1)可进一步被推导为下式(2)：

sin(2πf(k+1)t)-sin(2πfkt)＝2cos(2πfkt+πft)·(πft+πfδr)…(2)

由式(2)可以得知，在满足频率f远小于1/2t的条件下时，时间差值δt与差值信号d0的振幅(即2πft+2πδt)有关。因此，通过绝对值电路220与最大值电路230的操作，最大值信号m0可反映出时间差值δt的信息。

同样地，在满足频率f远小于1/2t的条件下时，参考信号ref可据此推导为下式(3)：

avg[max(sin(2πf(k+1)t)-sin(2πfkt))]＝2πft…(3)

据此，通过比较最大值信号d0与参考信号ref，可得知时脉偏斜所造成的时间差值δt的影响。举例而言，若最大值信号d0大于参考信号ref，代表时间差值δt的影响为正。于此条件下，时脉偏斜造成时脉信号clk0的相位不正确领先。或者，若最大值信号d0低于参考信号ref，代表时间差值δt的影响为负。于此条件下，时脉偏斜造成时脉信号clk0的相位不正确落后。因此，根据不同的比较结果，侦测信号sd0将具有不同逻辑值，以反映出第1个adc电路系统110因时脉偏斜所需调整的相位信息。依此类推，上述各个操作可适用于各个调整信号t0～tm以及侦测信号sd0～sdm，故于此不再重复赘述。

于一些相关技术中，需要设置较多或较复杂的额外电路(例如为辅助adc电路或是参考用的adc电路等等)来获得时脉偏斜信息。于这些技术中，由于电路设置较为复杂，需要较多的校正周期才能得到足够的时脉偏斜信息。相较于上述技术，本案实施例不用需设置额外的adc电路，且可利用简单的运算(减法运算、绝对值运算、最大值运算、平均运算等等)即可获得时脉偏斜的信息。如此一来，相较于上述技术，本案实施例可达到较低的功率消耗与较少的较正周期。

于一些进一步的实施例中，偏斜调整电路系统130可还包含多个滤波器电路260与多个积分器电路270。多个滤波器电路260分别耦接至多个比较器电路250，以分别接收多个侦测信号sd0～sdm。

多个滤波器电路260根据多个侦测信号sd0～sdm与至少一临界值th1产生多个触发信号tr0～trm。多个积分器电路270分别耦接至多个滤波器电路260，以分别接收多个触发信号tr0～trm。多个积分器电路270根据多个触发信号tr0～trm产生多个调整信号t0～tm。

以第1个滤波器电路260与第1个积分器电路270为例，滤波器电路260耦接至第1个比较器电路250，以接收侦测信号sd0。于一些实施例中，滤波器电路260可持续累加侦测信号sd0，并比较所累加的侦测信号sd0与至少一临界值th1，以输出一或多个触发信号tr0。例如，当所累加的侦测信号sd0大于至少一临界值th1时，滤波器电路260将所累加的侦测信号sd0输出为对应的触发信号tr0。第1个积分器电路270耦接至第1个滤波器电路260，以接收触发信号tr0。积分器电路270用以累积该触发信号tr0，并将所累积的触发信号tr0输出为调整信号t0，以配合不同的控制时序方法。其余滤波器电路260与积分器电路270的设置方式与操作可以此类推，故不再重复赘述。

通过设置滤波器电路260，可降低校正时脉偏斜的执行次数，以降低adc装置100的动态功耗。同时，通过设置滤波器电路260亦可降低校正时脉偏斜所引起的抖动(jitter)。通过设置积分器电路270，可配合时序调整方法为一个对应值调整的方式。于实际应用中，滤波器电路260与积分器电路270可以根据实际需求选择性地设置。此外，前述的临界值th1亦可根据实际需求调整。

于不同实施例中，前述的滤波器电路260与积分器电路270可由至少一比较器(例如可用于比较触发信号与临界值th1或比较累积的触发信号)、至少一暂存器(例如可用于储存前述的累加信号或累积的触发信号等等)、至少一清除电路(例如可用于清除前述暂存器的数据)与/或至少一运算电路(例如可用于产生累加信号或用于累积触发信号)实现。上述关于滤波器电路260与积分器电路270的设置方式用于示例，且本案并不以此为限。

参照图3，图3为根据本案一些实施例所绘示校正时脉偏斜的模拟结果示意图。

如图3所示，于一实验例中，图1a的adc装置100设置为具有32个通道(即具有32个adc电路系统110)，且取样频率fs设置为3.6ghz。通过前述实施例的校正操作，可看出32个通道之间的相位误差能够可逐渐且正确地收敛至0。

参照图4，图4为根据本案的一些实施例所绘示的一种时脉偏斜校正方法400的流程图。为易于理解，校正方法400将参照前述各附图进行描述。

于操作s410，根据自多个模拟数字转换器电路系统110所输出的多个量化输出q0～qm执行至少一校正运算，以产生多个量化输出cq0～cqm。

于操作s420，决定多个量化输出cq0～cqm于一预定期间st内分别对应的多个最大值信号m0～mm。

于操作s430，平均多个最大值信号m0～mm以产生一参考信号ref。

于操作s440，将参考信号ref分别与多个最大值信号m0～mm比较以产生多个调整信号t0～tm，以降低多个模拟数字转换器电路系统110中的一时脉偏斜。

上述各个操作的说明与其实施方式可参考前述各实施例的描述，故于此不再重复赘述。

上述时脉偏斜校正方法400的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本揭示内容的各实施例的操作方式与范围下，在时脉偏斜校正方法400下的各种操作当可适当地增加、替换、省略或以不同顺序执行。

综上所述，本案实施例所提供的adc装置以及时脉偏斜校正方法可在不设置额外adc电路下，通过简单运算取得时脉偏斜的信息以进行校正。如此，可降低整体功耗与校正周期。

虽然本案已以实施方式揭露如上，然其并非限定本案，任何熟悉此技艺者，在不脱离本案的精神和范围内，当可作各种的更动与润饰，因此本案的保护范围当视所附的权利要求书所界定的范围为准。