异步SAR模数转换器求值相时长的自适应调节电路及方法与流程

本发明涉及通信技术领域，尤其涉及一种异步sar模数转换器求值相时长的自适应调节电路及方法。

背景技术：

异步逐次逼近型模数转换器(saradc，successiveapproximationregisteranalog-to-digitalconverter)，如图1所示，其外部只需提供采样时钟(ck1x，周期为t)，异步saradc会利用内部的异步逻辑进行时序控制，易于实现高速度和低功耗，对外部时钟需求大为简化，稳定性也更好，如图2所示为通常的异步saradc的时序。一般的，当采样时钟下降沿到来之时，异步saradc结束采样相，进入逐次比较的比较相。一个mbit的异步saradc，通常需要进行n(n≥m)次逐次比较，每次比较完成会自动产生信号脉冲信号rdy，用来触发下一次比较开始，同时触发对应的phs<k>(phs<k>:0→1,k＝1,2,…,n)。直到第n次比较完成，触发比较相位完成标志位cksar(cksar:0→1)。每次比较得到的数据cmp_out立即通过串并转换的dff保存下来成为do<k>(k＝1,2,…,n)，do<k>与对应的phs<k>通过组合逻辑产生dac的控制信号。通常时序控制器(timingcontrol)会用ck1x与cksar做and运算，用于提供adc采样控制cks(cks＝1，进入采样相，cks＝0，进入比较求值相)，即cks＝ck1x*cksar。也就是说，时序控制器会确保比较完成cksar＝1之后，才会进入采样相，保证了n次比较能完成。而ck1x＝0时，必然结束采样，保证了采样结束时刻的均匀性。

在比较求值相，每一位(bit)的比较，需要时序控制器利用内部延时单元来提供dac(数模转换器)的建立时间d1,和前置放大器的建立时间d2，如图2所示。建立时间既要满足dac和前置放大器本身的需求，也不能过长以至于影响到adc的采样频率。通常延时单元使用逻辑单元的延时来实现，而在不同的电压/温度/工艺角下，会有较大的变化。一般来讲，最快与最慢两个极端工艺角下，逻辑单元的延时会相差一倍左右，甚至更大。所以需要小心的设计延时量，保证在工艺角ss下比较所占用的时间不会太长以至于挤占过多的采样时间，又要在工艺角ff下产生足够长的延时用于dac和前置放大器的建立。在高速adc的设计中，这常常需要反复小心的设计迭代。

技术实现要素：

为了解决上述问题，本发明提出一种异步sar模数转换器求值相时长的自适应调节电路，包括sar模数转换器，以及时钟沿比较器、比较相时长自适应控制逻辑单元和可编程控制的延时单元，所述比较相时长自适应控制逻辑单元的输入端电连接sar模数转换器的开关控制逻辑单元，所述时钟沿比较器、比较相时长自适应控制逻辑单元和可编程控制的延时单元分别依次电连接，所述可编程控制的延时单元的输出端电连接sar模数转换器的时序控制器。

进一步的，所述时钟沿比较器采用d类型触发器。

本发明还提出一种异步sar模数转换器求值相时长的自适应调节方法，包括如下步骤：

s1.将比较求值完成的标志位cksar和外部输入时钟ck1x作为时钟沿比较器的输入信号，时钟沿比较器控制比较相时长自适应控制逻辑单元输出控制信号给可编程控制的延时单元，可编程控制的延时单元以控制信号的初始值d_initial所控制的延时值工作，经过一个ck1x周期t之后，时钟沿比较器根据cksar和ck1x的上升沿先后顺序，输出不同的值；

s2.如果cksar上升沿先于ck1x，说明比较求值相的时长小于t/2，此时时钟沿比较器输出0，比较相时长自适应控制逻辑单元的输出d＝d+1，增加可编程控制的延时单元的延时一个档位；

s3.又经过一个ck1x周期，因为可编程控制的延时单元延时增加，cksar的上升沿会比之前晚一点，时钟沿比较器再重复之前的步骤，如此往复，最终会让cksar的上升沿晚于ck1x，此时时钟沿比较器输出1，比较相时长自适应控制逻辑单元的输出d＝d-1，减少可编程控制的延时单元的延时一个档位；

s4.再经过一个ck1x周期，cksar的上升沿又会提前于ck1x，此时时钟沿比较器输出1，比较相时长自适应控制逻辑单元输出d＝d+1，最终比较相时长自适应控制逻辑单元的输出会在两个相邻值来回变化，而sar模数转换器的比较求值相的时长会在t/2的附近做小幅度的来回变化，即趋近于t/2。

进一步的，如果可编程控制的延时单元的可调范围不够宽，则比较相时长自适应控制逻辑单元的最终输出会固定在最大或最小值，而sar模数转换器的比较求值相的时长仍会趋近于t/2。

更进一步的，若将sar模数转换器的相位发生器的输出信号phs<k>和外部输入时钟ck1x作为时钟沿比较器的输入信号，其中k＝1,2,…,n，则经过时钟沿比较器和比较相时长自适应控制逻辑单元的环路控制，最终会让phs<k>的上升沿大致对齐ck1x的上升沿，而phs一共有n相，导致最终sar模数转换器的比较求值相时长趋近于(n/k)*t/2。

本发明的有益效果在于：本发明的异步sar模数转换器的求值相时间长度，可在所有电压、温度或工艺角下都控制在时钟周期的一半附近，调节是自适应的，不会出现在工艺角ss下，比较时间过长，导致采样时间不足的问题，也不会出现在工艺角ff下，数模转换器和前置放大器建立时间不足的问题。此外，本发明的成本极低，且芯片面积几乎不会增加。

附图说明

图1是通常的异步saradc结构图；

图2是通常的异步saradc的时序图；

图3是本发明的异步saradc的结构图；

图4是可编程控制的延时单元的功能示意图；

图5是本发明的时钟沿比较器端口；

图6是本发明的d类型触发器；

图7是本发明的比较相时长自适应控制逻辑单元；

图8是本发明的比较相时长自适应控制逻辑单元的算法；

图9是实施例1的自适应调节过程示意图一；

图10是实施例1的自适应调节过程示意图二；

图11是实施例1的自适应调节过程示意图三；

图12是实施例2的异步saradc的结构图；

图13是实施例2的异步saradc的时序图。

具体实施方式

为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图说明本发明的具体实施方式。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，是通常的异步逐次逼近型模数转换器(saradc，successiveapproximationregisteranalog-to-digitalconverter)结构，其中：

1)比较器(comparator)通常由前置放大器(pre-amp)和锁存器(latch)组成，也有省去前置放大器的做法；

2)rst信号：前置放大器的reset信号，rst＝1时前置放大器输出清零,rst＝1时前置放大器输出呈现对输入的放大；

3)ltch信号：是锁存器的控制信号，ltch＝0时，latch输出cmp_out为0，ltch＝1时，latch开始工作，输出saradc的比较结果，同时产生此次比较完成的标识脉冲rdy；

4)rdy信号：由latch输出，用于数据锁存器(datalatch)，将latch输出cmp_out进行锁存，生成do<n:1>；也输出给时序控制器(timingcontrol)，用来产生rst和ltch信号；还输出给相位发生器(phasegenerator)，产生phs<n:1>；

5)switchcontrollogic：产生模数转换器(dac)的控制信号，其输入是do<n:1>和外部时钟ck1x；

6)inip：saradc的模拟输入信号；

7)vrpvrn：saradc的参考基准电压；

8)timingcontrol：时序控制器，产生rst和ltch信号，包含产生延时的功能模块；

9)datalatch：数据锁存器，用于将串行的比较结果转换成并行数据，并从adc输出；

10)dac：数模转换器，可以用电容阵列实现，也可以用电流源阵列或其他方式实现。

上述只是通常的异步saradc的结构，实际上会有各种不同的结构。

如图2所示为通常的异步saradc的时序，其中d1为时序控制器产生的延时，提供dac建立时间，d2也为时序控制器产生的延时，提供pre-amp建立时间。图中的曲线箭头表示信号沿的触发关系。

实施例1

如图3所示，本实施例在通常的异步saradc的结构基础上，增加了：可编程控制的延时单元，时钟沿比较器，以及比较相时长自适应控制逻辑，具体的：

1)可编程控制的延时单元(pdc，programabledelaycell),如图4所示，其用于提供dac和pre-amp的建立时间。为方便描述，将延时单元的输入控制和延时量做简化处理，输入为m，产生对应的延时dly(m)，m越大延时越大，即dly(m)越大。m有最大值m_max，最小值m_min，由其控制字长决定。pdc的实现方式有多种。

2)时钟沿比较器(cec,clockedgecomparator)，如图5所示，其利用比较完成的标志位cksar作为输入a，外部提供的采样时钟ck1x作为输入b，输出是c。cksar的上升沿先于ck1x的上升沿，则输出c＝0；cksar的上升沿晚于ck1x的上升沿，则输出c＝1。

作为优化的，本实施例的时钟沿比较器采用d类型触发器(dff，dtypeflip-flop)，其端口如图6所示。

3)比较相时长自适应控制逻辑(accl,adaptedconversion-timecontrollogic)，如图7所示，输入为c，输出为d，d是多位输出(multi-bit)，有初始值d_initial。d直接控制pdc，d的值即为m，最大值为m_max，最小值为m_min，其中：

若c＝0，则d＝d+1，增加pdc的延时一个档位，直到d＝m_max；

若c＝1，则d＝d-1，减少pdc的延时一个档位，直到d＝m_min。

如图8所示为accl的算法。

同样的，accl的实现方式也有多种。

本实施例的工作原理如下：

最开始，pdc会以d_initial所控制的延时值工作，经过一个ck1x周期之后，dff根据cksar和ck1x的上升沿先后顺序，输出不同的值。如果cksar上升沿先于ck1x，说明比较求值相的时长小于t/2，此时dff输出0，accl的输出d＝d+1，增加pdc的延时一个档位。经过一个ck1x周期，因为pdc延时增加，cksar的上升沿会比之前晚一点，dff再重复之前的步骤，如此往复，最终会让cksar的上升沿晚于ck1x，此时dff输出1，accl的输出d＝d-1，减少pdc的延时一个档位。再经过一个ck1x周期，cksar的上升沿又会提前于ck1x，dff输出1，accl输出d＝d+1，最终accl的输出会在两个相邻值来回变化，而adc的比较求值相的时长会在t/2的附近做小幅度的来回变化，可以认为约等于t/2。

而另一种情况是，如果pdc的可调范围不够宽，accl的最终输出会固定在最大或最小值，而adc的比较求值相的时长仍会比不采用本方法的saradc更接近t/2。

如图9-11所示为自适应调节过程示意图，其中：

图9中，dly1(5)和dly2(5)分别表示d1和d2的延时量，图中椭圆标记的地方表示dir产生变化的时刻和原因，可以看到因为cksar的上升沿来得比ck1x晚，所以当cksar的上升沿到来的时候，dff的输出dir会是0，按照accl的原理，信号dly的值m会增加1，m从5变为6，在下一个ck1x周期里，会让d1和d2的延时变大，让cksar的上升沿变晚。

图10中，重复上述过程，m从6变为7，d1和d2的延时量进一步增加，cksar的上升沿变得更晚。

图11中，再重复上述过程，cksar上升沿已经晚于ck1x的上升沿，所以dir输出会变成1，在下一个ck1x周期，m从7变回6，d1和d2的延时量变回fig10的大小，最终m会在6和7之间交替变化，cksar的上升沿也会与ck1x的上升沿大致对齐。

实施例2

本实施例采用phs<k>(k＝1,2,…,n)来作为cec的输入a，即用phs<k>来替代cksar，则经过cec+accl的环路控制，最终会让phs<k>的上升沿大致对齐ck1x的上升沿，而phs一共有n相，导致最终saradc的比较求值相时长约为(n/k)*t/2。在高速saradc的设计中，有时会根据应用需求和设计难度，借用一定的采样时间以弥补比较求值时间的不足。

如图12所示，本实施例在相位发生器(phasegenerator)和d类型触发器(dff)之间增加了一个数据选择器(mux)，用phs_sel来选择相应的phs输出给dff，即phs_sel选择某一路phs<k>来替代cksar信号，延长saradc的比较求值相的时间。这样做得目的通常是为了提高比较精度，或者降低功耗，多出来的时间来自于采样的时间。如果比较器一共比较n次，以phs<k>作为cec(dff)的输入，saradc稳定后，比较求值相的时长约等于(n/k)*t/2。

以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是有线连接，也可以是无线连接。