测量传输曲线跳变高度的多位分辨率子流水线结构的制作方法

本发明涉及集成电路技术领域，特别是涉及一种测量传输曲线跳变高度的多位分辨率子流水线结构，涉及开关电容子流水线结构，可直接应用于流水线模数转换器。

背景技术：

近些年来，流水线a/d转换器在高性能视频、医疗成像、无线和有线通信等应用领域备受青睐，究其原因是流水线a/d转换器能实现较高采样速率的同时也能实现较高的精度，所有这些都得益于流水线a/d转换器采用了流水线技术，流水线技术的基本特征就是将多级低精度高采样速率的a/d转换器级联起来，并将每级子流水线的数字输出按照一定算法进行处理以得到最终的编码输出。其中，流水线a/d转换器每级子流水线的功能单元如图1(a)所示，其主要由子a/d转换器(subadc)、子d/a转换器(subdac)、减法单元和乘法单元组成。子a/d转换器对输入模拟电压信号vin进行量化并编码得到数字输出do，子d/a转换器对子a/d转换器输出do进行数模转换得到模拟输出电压d(vin)，输入电压vin减去子d/a转换器输出d(vin)并放大g倍得到残差输出电压信号vres。在当代混合信号集成电路设计中，子d/a转换器、减法器和乘法单元都是用开关电容实现，并将此开关电容电路称之为乘法d/a转换器(mdac：multiplyingd/aconverter)。子a/d转换器量化精度为1位时的典型传输函数曲线如图1(b)所示，子a/d转换器的判决电平为0v，当输入电压信号vin小于0v时，子a/d转换器输出do为逻辑零电平(do＝0)，此时残差输出电压信号vres的最高点为a点所对应的电压信号va；而当输入电压vin大于0v时，子a/d转换器输出do为逻辑高电平(do＝1)，此时残差输出电压信号vres的最低点为b点所对应的电压信号vb，传输曲线在判决电平处的跳变高度为va-vb且此跳变高度与mdac中电容之间的比值相关。由于制造工艺偏差的影响，mdac中电容的电容值都会偏离理想值，进而导致va-vb之差偏离理想值，此误差会影响a/d转换器线性度等性能指标，为解决这些误差对a/d转换器性能的影响，需要测量出传输曲线在判决电平处的实际高度并对这些误差进行补偿。

然而，传统的测量方法(ieeejournalofsolid-statecircuits,vol.28,pp.1207-1215,december1993)是：首先，固定模拟输入电压信号vin为零伏并强制子d/a转换器subdac输入为逻辑零电平，得到残差输出曲线在a点处所对应的电压信号va；其次，再固定模拟输入电压信号vin为零伏并强制子d/a转换器subdac输入为逻辑高电平，得到残差输出曲线在b点处所对应的电压信号vb，于是va-vb之差就是传输曲线的实际高度。在当代高速高精度流水线a/d转换器产品设计时，第一级子流水线都无一例外地采用多位分辨率结构以使a/d转换器具有最优的功耗和精度等特性。因此，亟需一种能有效地测量传输曲线跳变高度的多位分辨率子流水线结构。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测量传输曲线跳变高度的多位分辨率子流水线结构，用于解决现有技术中多位分辨率子流水线结构无法测量传输曲线跳变高度的问题。

为实现上述目的及其他相关目的，本发明提供一种测量传输曲线跳变高度的多位分辨率子流水线结构，包括：

一分辨率为n位的子模数转换器，用于在时钟信号与数字控制信号下对输入的模拟电压信号进行量化分别输出数字电压信号；其中，所述模拟电压信号包括同向模拟电压信号vinp，反向模拟电压信号vinn；正的参考电压vrefp，负的参考电压vrefn；

一分辨率为n位的第一子数模转换器与第二子数模转换器，分别对应将所述子模数转换器输出的数字电压信号转换成相应的模拟电压信号；

一分辨率为n位的译码器，其用于对n位二进制输入信号进行译码输出数字控制信号，及

一开关电容放大单元，用于当其处于正常模式时，对输入的所述模拟电压信号进行采样和残差放大；当其处于测试模式时，测量传输曲线在每个判决电平处所对应的跳变高度。

如上所述，本发明的测量传输曲线跳变高度的多位分辨率子流水线结构，具有以下有益效果：

本发明可在2ⁿ(n为子子流水线的分辨率，当前流水线a/d转换器各级子a/d转换器的n≤4)个时钟周期(ts＝1/fs：fs为流水线工作时钟频率)完成传输曲线高度的测量，测量速度快；将测量结果送入a/d转换器后端数字域进行校正，校正后可使a/d转换器线性度提升10-15db。

附图说明

图1-(a)为本发明提供子流水线功能框图；

图1-(b)为本发明提供的分辨率为1位的子流水线的传输曲线示意图；

图2为本发明提供的具有测量传输曲线高度功能的子流水线总图；

图3为本发明提供的分辨率为n位的子a/d转换器电路图；

图4为本发明提供的电阻分压产生电路图；

图5为本发明提供的比较器阵列和缓冲阵列图；

图6为本发明提供的比较器输出缓冲单元电路图；

图7为本发明提供的三态输出非门电路图；

图8为本发明提供的子d/a转换器subadc电路图；

图9为本发明提供的开关电容dac电路图；

图10为本发明提供的在正常模式下的工作时序示意图；

图11为本发明提供的的典型传输曲线示意图；

图12为本发明提供的在测试模式下的工作时序示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图2，为本发明提供的具有测量传输曲线高度功能的子流水线总图，包括：

一分辨率为n位的子模数转换器，用于在时钟信号与数字控制信号下对输入的模拟电压信号进行量化分别输出数字电压信号；其中，所述模拟电压信号包括同向模拟电压信号vinp，反向模拟电压信号vinn；正的参考电压vrefp，负的参考电压vrefn；

一分辨率为n位的第一子数模转换器与第二子数模转换器，分别对应将所述子模数转换器输出的数字电压信号转换成相应的模拟电压信号；

一分辨率为n位的译码器，其用于对n位二进制输入信号进行译码输出数字控制信号，及

一开关电容放大单元，用于当其处于正常模式时，对输入的所述模拟电压信号进行采样和残差放大；当其处于测试模式时，测量传输曲线在每个判决电平处所对应的跳变高度。

其中，针对开发者的而言，可将其理解为正常模式与测试模式，但针对用户而言，通过引入一n位输入译码器单元、在比较器输出缓冲器中引入非门g1和三态非门g2及g3、及使开关电容放大单元mos开关m6和m7在正常模式和测试模式下具有不同的工作状态，使得该子流水线结构既能完成正常的模数转换和残差放大功能，也能有效地测量出传输曲线在每个判决电平处所对应的跳变高度，提升时间交织模数转换器在高频模拟输入信号下的线性度。

在上述实施例中，如图3所示，为本发明提供的分辨率为n位的子a/d转换器，所述子模数转换器包括：

至少两个电阻分压单元，其分别用于为比较器阵列提供正的2ⁿ-1个参考电压与负的2ⁿ-1个参考电压；

所述比较器阵列单元，连接两个所述电阻分压单元，其用于将输入的同向模拟电压信号vinp与反向模拟电压信号vinn分别与正的2ⁿ-1个参考电压和负的2ⁿ-1个参考电压比较，量化所述模拟电压信号在四个端口各输出2ⁿ-1个数字电压信号。

具体地，如图4所示，为本发明提供的一种电阻分压产生电路，每个所述电压分压单元包括输入端vrn、输入端vrp、2ⁿ个电阻与2ⁿ-1个输出端，n为大于零的自然数；第一电阻r1的一端连接接入负参考电压的输入端vrn，所述第一电阻r1的另一端连接第一输出端，依次类推，所述第2ⁿ个电阻r2ⁿ与第2^n-1个电阻r2^n-1之间连接第2ⁿ-1输出端，所述第2ⁿ个电阻r2ⁿ的另一端连接正参考电压的输入端vrp。另外，电阻ri(i＝2,…,2ⁿ-1)具有相同的电阻设计值且等于r欧姆，电阻r1与电阻r2ⁿ具有相同的电阻设计值且等于(2ⁿ-2^n-1+1)×r欧姆。

具体地，如图5所示，为本发明提供的比较器阵列和缓冲阵列图，详述如下：

所述比较器阵列单元包括：比较器子单元与缓冲子单元，其中，

比较器子单元，其第一输入端vin+连接同相模拟电压vinp，其第二输入端vin-连接反相模拟电压vinn，其第三输入端vref+连接正参考电压vrefp；其第四输入端vref-连接负参考电压vrefn，用于比较输入的模拟电压与参考电压的大小，在其第一输出端op、第二输出端on对应输出同相数字电压信号、反向数字电压信号，具体地，比较器子单元是常规的全差分比较器，既可以采用开关电容结构比较器，也可以采用动态比较器；

缓冲子单元，其第一输入端、第二输入端对应连接所述比较器子单元输出的同相数字电压信号、反向数字电压信号，其第三输入端连接所述子模数转换器内的控制电压信号；其第四输入端连接时钟控制信号；所述缓冲子单元为所述子数模转换器中开关提供驱动与测试能力，并在其第一输出端、第二输出端、第三输出端与第四输出端输出数字电压信号。

在本实施例，本发明通过改变子a/d转换器的分辨率子a/d转换器中比较器的数目以及开关电容放大单元中电容之间的比值，就可实现多位及具、有冗余功能的子流水线，使a/d转换器具有逻辑校准功能，增强了转换器设计的灵活性。

具体地，如图6所示，为本发明提供的比较器输出缓冲单元电路图，包括：

每个所述缓冲子单元包括第一非门g1、第二非门g6、第三非门g7、第一三态非门g2、第二三态非门g3、第一与非门g4、第二与非门g5、pmos管m16与nmos管m17；所述缓冲子单元的第三输入端与第一非门的输入端、第一三态非门的输入端b、第二三态非门的输入端b和nmos管m17相连，所述第一非门的输出端与第一三态非门的输入端c、第二三态非门的输入端c和pmos管m16的栅极连接；所述第一三态非门的输入端a、第二三态非门的输入端a对应连接所述缓冲子单元的第二输入端、第一输入端；所述第一三态非门的输出端与nmos管m16的漏极和第一与非门的输入端a相连，所述第二三态非门的输出端与pmos管m17的漏极和第一与非门的输入端b相连；其中，nmos管m16的源极连接数字电源，pmos管m17的的源极接地；所述缓冲子单元的第四输入端连接第一与非门的输入端b和第二与非门的输入端a，所述第一与非门输出第一数字电压信号y1，且所述第一数字电压信号y1经第二非门处理输出第二数字电压信号y2；所述第二与非门输出第四数字电压信号y4，且所述第四数字电压信号y4经第三非门处理输出第三数字电压信号y3。

具体地，如图7所示，为本发明提供的三态输出非门电路图，包括：

所述三态非门包括pmos管m18与m19、nmos管m20与m21；所述三态非门的输入端a连接pmos管m18与nmos管m21的栅极，所述三态非门的输入端b连接pmos管m19的栅极，所述三态非门的输入端c连接nmos管m20的栅极；所述pmos管m18的源极连接数字电源且其漏极连接pmos管m19的源极，所述pmos管m19与nmos管m20的漏极互连且为三态非门的输出端；所述nmos管m20源极与nmos管m21的漏极相连，所述nmos管m21的源极接地。

在本实施例中，通过在比较器输出缓冲单元中引入非门g1、三态输出非门g2和三态输出非门g3以及控制信号a3，使得通过控制信号a3可强制性地使子d/a转换器中每个开关电容da单元在保持阶段的输入为正参考电压vrefp或负参考电压vrefn，所有这些功能都是在数字域实现，实现简单灵活且不会增加模拟域的设计复杂度。

还有本发明中子a/d转换器中的比较器既可采用开关电容结构比较器也可采用动态比较器，进而使得本发明既可应用于无采保结构流水线a/d转换器的设计，也可应用于有采保结构流水线a/d转换器的设计。

请参阅图8，为本发明提供的子d/a转换器subadc电路图，包括：

所述第一子数模转换器与第二子数模转换器，用于对输入的数字电压信号进行数模转换，其输入端g1、g2、g3为数字电压信号输入端，其输入端v1是模拟电压信号输入端，输入端v2、v3是参考电压信号输入端；所述子模数转换器包括：

第i(i＝1,…,2ⁿ-1)个开关电容dac单元da(i)的输入端g1与输入端φ连接，第i个开关电容dac单元da(i)的输入端v1与输入端vin连接，第i个开关电容dac单元da(i)的输入端g2与输入端ck1<i>连接，第i个开关电容dac单元da(i)的输入端v2与输入端vrn连接，第i个开关电容dac单元da(i)的输入端g3与输入端ck2<i>连接，第i个开关电容dac单元da(i)的输入端v3与输入端vrp连接，第i个开关电容dac单元da(i)的输出端d与输出端vc连接。

具体地，如图9所示，本发明提供的开关电容dac电路图，包括：

所述开关电容dac单元包括nmos开关管m22、m23、pmos开关管m24与电容cu，所述开关电容dac单元的数字电压信号输入端g1、g2、g3对应连接nmos开关管m22、m23、pmos开关管m24的栅极；所述开关电容dac单元的模拟电压信号输入端v1、v2对应连接nmos开关管m22、m23的漏极，所述开关电容dac单元的模拟电压信号输入端v3连接pmos开关管m24的源极；所述nmos开关管m22、m23的源极与pmos开关管m23的漏极共同连接电容cu的一端，所述电容cu另一端为开关电容dac单元的输出端。

具体地，如图2所示，所述第一子数模转换器与第二子数模转换器分别与子模数转换器的连接关系如下：

所述第一子数模转换器包括连接同相模拟电压信号vinp的输入端vin，连接正的参考电压vrefp的输入端vrp，连接负的参考电压vrefn的输入端vrn，连接时钟控制信号的时钟输入端，在两个输出端dn1、dp1各自2ⁿ-1个数字控制信号输入下，所述子第一模数转换器根据时钟控制信号在第一输出端dp1、第二输出端dn1的输入下输出2ⁿ-1个数字输出电压信号；

所述第二子数模转换器包括连接反相模拟电压信号vinn的输入端vin，连接反相模拟电压信号vinn的输入端vin，连接正的参考电压vrefp的输入端vrp，连接负的参考电压vrefn的输入端vrn，连接时钟控制信号的时钟输入端，在两个输出端dn2、dp2各自2ⁿ-1个数字控制信号输入下，所述子第二模数转换器根据时钟控制信号在第三输出端dp2、第四输出端dn3的输入下输出2ⁿ-1个数字输出电压信号。

具体地，如图2所示，所述开关电容放大单元包括采样电容c1、c2、c3、c4和c5，nmos开关m1、m2、m3、m4、m5、m6、m7、m8、m9、m10、m11、m12、m13、m14和m15，全差分运算放大器ota；其中，所述电容c1的一端与全差分运算放大器ota同相输入端vi+连接且电容c1的另一端与mos开关m1的源极和m10的漏极相连；所述电容c2的一端与全差分运算放大器ota同相输入端vi+连接且电容c2的另一端与mos开关m2的源极和m3的源极相连；所述电容c3的一端与运算放大器反相输入端vi-连接且电容c3的另一端与mos开关m4的源极和m5的源极相连；所述电容c4的一端与运算放大器反相输入端vi-连接且c4的另一端与mos开关m6的源极、m7的源极和m8的源极相连；所述电容c5的一端与全差分运算放大器ota反相输入端vi-连接且电容c5的另一端与mos开关m9的源极和m14的漏极相连；所述同向模拟电压信号vinp连接nmos开关m1和m2的漏极，nmos开关m3的漏极和m4的漏极与正的参考电压vrefp连接，所述反向模拟电压信号vinn连接nmos开关m5、m8和m9的漏极，所述正的参考电压vrefp连接nmos开关m6的漏极，所述负的参考电压vrefn连接nmos开关m7的漏极，nmos开关m11漏极和m13源极与全差分运算放大器ota同相输入端vi+连接，nmos开关m12漏极和m13漏极与运算放大器ota反相输入端vi+相连，nmos开关m11和m12源极与输入端vb相连，nmos开关m10的源极和m15的源极与输出端voutp相连，nmos开关m14的源极和m15的漏极与输出端voutn相连，输入端φ1连接nmos开关m1和m2的栅极，输入端φ7连接nmos开关m3和m4的栅极，输入端φ5连接nmos开关m5、m8和m9的栅极，输入端φ8连接nmos开关m6的栅极，输入端φ9连接nmos开关m7的栅极，输入端φ3连接nmos开关m10的栅极，输入端φ4连接nmos开关m15的栅极，输入端φ6连接nmos开关m14的栅极，输入端φ2连接nmos开关m11、m12和m13的栅极。

具体地，所述电容c2的电容值等于电容c3与电容c4的电容值之和，且电容c3＝c4，保证在正常工作模式下能实现正常的残差放大，在测试模式下能测量出跳变高度，详见下述描述；其所采用的全差分运算放大器ota是常规的高精度高速度运算放大器。

在上述实施例中，所述译码器是常规的n(n是子a/d转换器的分辨率)位译码器，译码器具有n个输入，只有2ⁿ-1个输出，ti<n>是最高位，ti<1>是最低位，当译码器输入ti<n:1>的十进制表示等于0时，译码器的2ⁿ-1个输出i<2ⁿ-1>…i<1>全为零电平，当译码器输入ti<n:1>的十进制表示等于i(i＝1,…,2ⁿ-1)时，除译码器的第i个输出i<i>等于高电平外，其余的2ⁿ-2个输出i<2ⁿ-1>…i<i+1>i<i-1>…i<1>都为零电平。子流水线在正常工作模式下，译码器的n个输入都为零电平；子流水线在测试工作模式下，译码器的输入遍历所有的逻辑输入值，共计2ⁿ个状态。

本发明正常工作模式下各个nmos开关工作时序关系示意图，如图10所示，时钟控制信号φ1、φ2、φ4和φ5相位相同，时钟控制信号φ3、φ6、φ7、φ9和φ10相位相同，φ8一直为零电平，在此模式下：

在φ1、φ2、φ4和φ5为高电平时，子a/d转换器subdac的2ⁿ-1个输出dp1<2ⁿ-1>…dp1<1>和2ⁿ-1个输出dn2<2ⁿ-1>…dn2<1>均为高电平，子a/d转换器subdac的2ⁿ-1个输出dp2<2ⁿ-1>…dp2<1>和2ⁿ-1个输出dn1<2ⁿ-1>…dn1<1>均为低电平；开关电容放大单元中的nmos开关m1、m2、m5、m8、m9、m11、m12、m13和m15导通，开关电容放大单元中的nmos管m3、m4、m6、m7、m10和m14关断，同相模拟电压输入信号vinp通过nmos开关m1传输到采样电容c1一端和通过nmos开关m2传输到采样电容c2的一端，反相模拟电压输入信号vinn通过nmos开关m5传输到采样电容c3的一端、通过nmos开关m8传输到采样电容c4的一端和通过nmos开关m9传输到采样电容c5的一端，偏置电压vb通过nmos开关m11传输到采样电容c1和c2相连接的另一端以及全差分运算放大器ota的同相输入端vi+，偏置电压vb通过nmos开关m12传输到采样电容c3、c4和c5相连接的另一端以及全差分运算放大器ota的反相输入端vi-；全差分运算放大器ota同相输出端voutp通过nmos开关m15与全差分运算放大器ota反相输出端voutn相短接，因此开关电容放大单元差分输出电压信号voutp-voutn＝0v；同时，同相模拟电压输入信号vinp通过子d/a转换器subdac单元subdac(1)中各个开关电容dac单元中nmos开关传输到采样电容cu上；反相模拟电压输入信号vinn通过子d/a转换器subdac单元subdac(2)中各个开关电容dac单元中nmos开关传输到采样电容cu上；

在φ1、φ2、φ4和φ5为低电平时，子a/d转换器subdac的2ⁿ-1输出dp1<2ⁿ-1>…dp1<1>、2ⁿ-1输出dp2<2ⁿ-1>…dp2<1>、2ⁿ-1输出dn1<2ⁿ-1>…dn1<1>和2ⁿ-1输出dn1<2ⁿ-1>…dn1<1>由输入信号幅度决定；开关电容放大单元中的nmos开关m3、m4、m6、m10和m14导通，nmos开关m1、m2、m5、m7、m8、m9、m11、m12、m13和m15关断，正的参考电压vrefp通过nmos开关m3传输到采样电容c2一端、通过nmos开关m4传输到采样电容c3一端和通过nmos开关m6传输到采样电容c4一端，采样电容c1与nmos管m1源极相接的一端通过nmos开关m10与同相输出端voutp相接，采样电容c5与nmos管m9源极相接的一端通过nmos开关m14与反相输出端voutn相接，根据电荷守恒原理，此时，开关电容放大单元差分输出电压信号voutp-voutn为；

式(1)中，c1是电容c1的电容值，c2是电容c2的电容值，c3是电容c3的电容值，c4是电容c4的电容值，c5是电容c5的电容值，cu,1i表示子d/a转换器subdac单元subdac(1)中第i个开关电容da单元中采样电容cu的值，cu,2i表示子d/a转换器subdac单元subdac(2)中第i个开关电容da单元中采样电容cu的值，k表示在φ10等于高电平时比较器阵列中只有第1、2…k个比较器的同相输出端为高电平。

子流水线的理想传输曲线，如图11所示，传输曲线在每个判决电平处都会跳变且在第i个判决电平的跳变高度为：

本发明在测试模式下各个nmos开关工作时序关系示意图如图12所示，时钟控制信号φ1、φ2、φ4和φ5相位相同，时钟控制信号φ3、φ6、φ7、φ8和φ10相位相同，φ9一直为零电平。在此模式下，同相模拟输入电压信号vinp固定为-(vrefp-vrefn)/2ⁿ，反相模拟输入电压信号vinn固定为-(vrefp-vrefn)/2ⁿ⁺¹；当译码器输入信号ti<n:1>的十进制表示等于0且φ10等于高电平时，比较器阵列的2ⁿ-1个输出dp1<2ⁿ-1:1>和2ⁿ-1个输出dn2<2ⁿ-1:1>都为高电平且2ⁿ-1个输出dp2<2ⁿ-1:1>和2ⁿ-1个输出dn1<2ⁿ-1:1>都为高电平；当译码器输入信号ti<n:1>的十进制表示等于i(i＝1,…,2ⁿ-1)且φ10等于高电平时，比较器阵列中除第i个比较器的输出dp2<i>和dn2<i>都为高电平且输出dp1<i>和dn1<i>都为零电平外，比较器阵列其余输出dp2<2ⁿ-1>…dp2<i+1>dp2<i-1>…dp2<1>和dn2<2ⁿ-1>…dn2<i+1>dn2<i-1>…dn2<1>都为零电平且输出dp1<2ⁿ-1>…dp2<i+1>dp2<i-1>…dp2<1>和dn2<2ⁿ-1>…dn2<i+1>dn2<i-1>…dn2<1>都为高电平。在测试模式下：

在φ1、φ2、φ4和φ5为高电平时，子d/a转换器中的各个nmos开关和开关电容放大器单元各个nmos开关的工作状态以及输入模拟电压信号传输特性与正常模式下子d/a转换器中的各个nmos开关和开关电容放大器单元各个nmos开关的工作状态以及输入模拟电压信号传输特性完全一样，在此不再赘述；

在φ1、φ2、φ4和φ5为低电平时，除开关电容放大器单元nmos开关m6关断、nmos开关m7导通且负参考电压vrefn通过nmos开关m7传输到采样电容c4的一端以外，子d/a转换器中的其余各个nmos开关和开关电容放大器单元中其余各个nmos开关的工作状态以及输入模拟电压信号传输特性与正常模式下子d/a转换器中的其余各个nmos开关和开关电容放大器单元中其余各个nmos开关的工作状态以及输入模拟电压信号传输特性，在此不再赘述；根据电荷守恒原理，此时，当译码器输入ti<n:1>的十进制表示等于0时，开关电容放大单元差分输出电压信号voutp-voutn等于下式(3)所示，当译码器输入ti<n:1>的十进制表示等于i(i＝1,…,2ⁿ-1)时，开关电容放大单元差分输出电压信号voutp-voutn等于下式(4)所示：

和

式(3)减去式(4)的结果等于式(2)，即是传输曲线在第i个判决电平处所对应的跳变高度。

本发明在正常模式下且时钟控制信号φ1、φ2、φ4和φ5为低电平时，电容c4和nmos开关m6源极相连接的一端与输入端vrefp连接，在测试模式下且时钟控制信号φ1、φ2、φ4和φ5为低电平时，电容c4和nmos开关m7源极相连接的一端与输入端vrefn连接，目的是保证测试模式下开关电容放大单元输出voutp和voutn的摆幅与常工作模式下开关电容放大单元输出voutp和voutn的摆幅是一致的；

本发明在测试模式下：同相模拟输入电压信号vinp固定为-(vrefp-vrefn)/2ⁿ，反相模拟输入电压信号vinn固定为-(vrefp-vrefn)/2ⁿ⁺¹，目的是保证在测试模式下模拟输入电压小于比较器阵列中所有比较器的参考电压。

只要在测试模式下，让译码器的输入遍历所有的逻辑输入值(共计2ⁿ个状态)，就能测量出子流水线传输曲线在每个判决电平处所对应的跳变高度。即，本发明可在2ⁿ(n为子子流水线的分辨率，当前流水线a/d转换器各级子a/d转换器的n≤4)个时钟周期(ts＝1/fs：fs为流水线工作时钟频率)完成传输曲线高度的测量，测量速度快；将测量结果送入a/d转换器后端数字域进行校正，相对而言，校正后可使a/d转换器的线性度提升10-15db。

综上所述，本发明通过改变子a/d转换器的分辨率子a/d转换器中比较器的数目以及开关电容放大单元中电容之间的比值，就可实现多位及具有冗余功能的子流水线，使a/d转换器具有逻辑校准功能，增强了转换器设计的灵活性；通过在比较器输出缓冲单元中引入非门g1、三态输出非门g2和三态输出非门g3以及控制信号a3，使得通过控制信号a3可强制性地使子d/a转换器中每个开关电容da单元在保持阶段的输入为正参考电压vrefp或负参考电压vrefn，所有这些功能都是在数字域实现，实现简单灵活且不会增加模拟域的设计复杂度；利用子a/d转换器中的比较器既可采用开关电容结构比较器也可采用动态比较器，进而使得本发明既可应用于无采保结构流水线a/d转换器的设计，也可应用于有采保结构流水线a/d转换器的设计；本发明可在2ⁿ(n为子子流水线的分辨率，当前流水线a/d转换器各级子a/d转换器的n≤4)个时钟周期(ts＝1/fs：fs为流水线工作时钟频率)完成传输曲线高度的测量，测量速度快；将测量结果送入a/d转换器后端数字域进行校正，校正后可使a/d转换器线性度提升10-15db。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。