电平移位电路的制作方法

本发明涉及电平移位电路。

背景技术：

在图2中示出了现有的电平移位电路200的电路图。

现有的电平移位电路200具有电源端子201、接地端子202、恒压部211、输入端子223、224、nmos晶体管212、213、pmos晶体管214、215、217、218、220以及输出端子222。

恒压部211的一端与电源端子201连接，另一端与pmos晶体管214的栅极和pmos晶体管215的栅极连接。nmos晶体管212的栅极与输入端子223连接，源极与接地端子202连接，漏极与pmos晶体管214的漏极连接。nmos晶体管213的栅极与输入端子224连接，源极与接地端子202连接，漏极与pmos晶体管215的漏极连接。pmos晶体管217的源极与电源端子201连接，漏极与pmos晶体管214的源极和pmos晶体管218的栅极连接。pmos晶体管218的源极与电源端子201连接，漏极与pmos晶体管215的源极、pmos晶体管217的栅极以及pmos晶体管220的栅极连接。pmos晶体管220的源极与电源端子201连接，漏极与输出端子222连接。通常在输出端子222上连接有在pmos晶体管220截止时将输出端子222下拉的nmos晶体管226。

若将恒压部211的两端电压设为vref，则恒压部211的另一端的电压vbias为从电源端子201的电压vdd减去电压vref后的值。向pmos晶体管214、215的栅极提供电压vbias，各自的源极电压vp1、vp2被钳位为大于对电压vbias加上pmos晶体管的阈值电压|vhtp|后的电压。需要这样钳位的原因是，所有的晶体管的栅极-源极间耐压比电压vdd低。作为一例，对于各个电压而言，电压vdd为12v，栅极-源极间耐压为6v，电压vref为4v，电压|vthp|为1v。

当向输入端子223输入高电平(例如5v)，向输入端子224输入低电平(例如0v)时，nmos晶体管212导通，nmos晶体管213截止。电压vp1被pmos晶体管214钳位而成为vdd-vref+|vthp|。此时，由于pmos晶体管218导通，因此电压vp2为电压vdd，pmos晶体管217、220截止。输出端子222的电压vout因nmos晶体管226导通而变为0v。

当向输入端子223输入低电平，向输入端子224输入高电平时，nmos晶体管213导通，nmos晶体管212截止。电压vp2被pmos晶体管215钳位而成为vdd-vref+|vthp|。此时，由于pmos晶体管217、220导通，因此电压vp1为电压vdd，pmos晶体管218截止。此时，由于nmos晶体管226截止，因此输出端子222的电压vout为电压vdd。

这样，根据现有的电平移位电路200，根据输入端子223和输入端子224的信号对pmos晶体管220进行开关，从输出端子222得到电平移位后的电压vdd或0v的电压(例如，参照专利文献1)。

专利文献

专利文献1：日本特开平11-205123号公报

在上述那样的现有的电平移位电路200中，在输入端子223的电压vn1和输入端子224的电压vn2为低电平时，电压vp1和电压vp2变得不确定，由于nmos晶体管226也截止，因此电压vout变得不确定。

另外，当由栅极接收电压vout的pmos晶体管227与输出端子222连接时，若在电压vout不确定的状态下电压vdd急剧上升，则因nmos晶体管226的漏极-源极间的寄生电容而使电压vdd与电压vout产生电位差，pmos晶体管227导通。

电平移位电路不优选输出逻辑变得不确定，优选在输出逻辑变得不确定时接收该信号的晶体管截止。

技术实现要素：

本发明正是为了解决以上那样的课题而完成的，提供一种电平移位电路，即使电压vn1和电压vn2为低电平，也利用低阻抗将输出端子222固定为电压vdd，从而电压vout不会变得不确定。

本发明的一个实施例的电平移位电路的特征在于，该电平移位电路具有：第一晶体管，其源极与第一电源端子连接；第二晶体管，其源极与第一电源端子连接，栅极与第一晶体管的漏极连接，漏极与第一晶体管的栅极连接；第一电阻元件，其连接在第一电源端子与第一晶体管的漏极之间；第二电阻元件，其连接在第一电源端子与第二晶体管的漏极之间；第三晶体管，其源极与第二电源端子连接，栅极与第一输入端子连接，漏极与第一晶体管的漏极连接；第四晶体管，其源极与第二电源端子连接，栅极与第二输入端子连接，漏极与第二晶体管的漏极连接；第五晶体管，其源极与第一电源端子连接，栅极与第二晶体管的漏极连接，漏极与电平移位电路的输出端子连接；逻辑电路，其第一输入端子与第一晶体管的漏极连接，第二输入端子与第二晶体管的漏极连接；以及第六晶体管，其源极与第一电源端子连接，栅极与逻辑电路的输出端子连接，漏极与电平移位电路的输出端子连接。

根据本发明的电平移位电路，由于具有两个电阻、逻辑电路以及晶体管，其中，该两个电阻在两个输入端子为低电平时将逻辑固定，该逻辑电路通过固定的逻辑而将输出端子的逻辑设定为期望的值，因此输出电压不会变得不确定，能够输出期望的输出逻辑。

附图说明

图1是示出本发明的实施方式的电平移位电路的电路图。

图2是现有的电平移位电路的电路图。

标号说明

100：电平移位电路；111：恒压部；125：nand电路。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

图1是本发明的实施方式的电平移位电路100的电路图。

本实施方式的电平移位电路100具有电源端子101、接地端子102、恒压部111、输入端子123、124、nmos晶体管112、113、pmos晶体管114、115、117、118、120、121、输出端子122、电阻116、119以及nand电路125。

恒压部111的一端与电源端子101连接，另一端与pmos晶体管114的栅极和pmos晶体管115的栅极连接。nmos晶体管112的栅极与输入端子123连接，源极与接地端子102连接，漏极与pmos晶体管114的漏极连接。nmos晶体管113的栅极与输入端子124连接，源极与接地端子102连接，漏极与pmos晶体管115的漏极连接。pmos晶体管117的源极与电源端子101连接，漏极与pmos晶体管114的源极、pmos晶体管118的栅极、电阻116的另一端以及nand电路125的第一输入端子连接。pmos晶体管118的源极与电源端子101连接，漏极与pmos晶体管115的源极、pmos晶体管117的栅极、pmos晶体管120的栅极、电阻119的另一端以及nand电路125的第二输入端子连接。pmos晶体管120的源极与电源端子101连接，漏极与输出端子122连接。电阻116的一端与电源端子101连接。电阻119的一端与电源端子101连接。pmos晶体管121的源极与电源端子101连接，漏极与输出端子122连接。nand电路125的输出连接到pmos晶体管121的栅极。在输出端子122上连接有将输出端子122下拉的nmos晶体管126。

若将恒压部111的两端电压设为电压vref，将电源端子101的电压设为电压vdd，则恒压部111的另一端的电压vbias为从电压vdd减去电压vref后的值。电压vbias被提供给pmos晶体管114、115的栅极，各自的源极电压vp1、vp2被钳位为大于对电压vbias加上pmos晶体管的阈值电压|vhtp|后的电压。需要这样钳位的原因是，所有的晶体管的栅极-源极间耐压比电压vdd低。虽然是一个例子，对于各个节点的电压而言，电压vdd为12v，栅极-源极间耐压为6v，电压vref为4v，电压|vthp|为1v。

接下来，对本实施方式的电平移位电路100的动作进行说明。

作为第一状态，当向输入端子123输入高电平(例如5v)，向输入端子124输入低电平(例如0v)时，nmos晶体管112导通，nmos晶体管113截止。电压vp1被pmos晶体管114钳位而成为vdd-vref+|vthp|。此时，由于pmos晶体管118导通，因此电压vp2为电压vdd，pmos晶体管117、120截止。nand电路125以电压vbias作为基准电位进行动作，根据输入的电压vp1和电压vp2的电压而输出电压vdd。因此，pmos晶体管121截止。输出端子122的电压vout因nmos晶体管126导通而变为0v。

作为第二状态，当向输入端子123输入低电平，向输入端子124输入高电平时，nmos晶体管113导通，nmos晶体管112截止。电压vp2被pmos晶体管115钳位而成为vdd-vref+|vthp|。此时，由于pmos晶体管117、120导通，因此电压vp1为电压vdd，pmos晶体管118截止。nand电路125根据电压vp1和电压vp2的电压而输出电压vdd。因此，pmos晶体管121截止。输出端子222的电压vout因nmos晶体管126截止而变为电压vdd。

作为第三状态，当向输入端子123和输入端子124输入低电平时，nmos晶体管113、112截止。电压vp2和电压vp1通过电阻116和电阻119而变为电压vdd，pmos晶体管117、118以及120截止。nand电路125根据电压vp1和电压vp2的电压而输出电压vbias。因此，pmos晶体管121导通。由于nmos晶体管126截止，因此输出端子122的电压vout通过pmos晶体管121而变为电压vdd。

如以上说明的那样，本实施方式的电平移位电路100具有电阻116、119、nand电路125、pmos晶体管121，因此即使向输入端子123和输入端子124输入低电平，输出端子122也不会变得不确定，能够使电压vout为与电压vdd相等的电压。因此，即使在输出端子122上连接有pmos晶体管127，pmos晶体管227也不会无意地导通。

以上，对本发明的实施方式进行了说明，但本发明并不限于上述实施方式，当然可以在不脱离本发明的主旨的范围内进行各种变更。

例如，在上述实施方式中，也可以构成为将nand电路125置换为and电路，将pmos晶体管121置换为nmos晶体管。另外，例如，电阻116、119只要具有上拉的功能即可，也可以使用耗尽型晶体管或jfet。另外，例如，在上述实施方式中，也可以使用使pmos晶体管和nmos晶体管的极性反转的电路结构。另外，例如，对使用了mos晶体管作为电平移位电路的例子进行了说明，但也可以使用双极晶体管等。